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參數(shù)資料
| 型號： | IDT82V3202NLG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 35/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN EBU SGL 68-VFQFPN |
| 標準包裝： | 21 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3202NLG |
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IDT82V3202
EBU WAN PLL
Functional Description
24
September 11, 2009
3.6.2
FORCED SELECTION
In Forced selection, the selected input clock is set by the
T0_INPUT_SEL[3:0] bits. The results of input clocks quality monitoring
(refer to Chapter 3.5 Input Clock Quality Monitoring) do not affect the
input clock selection.
3.6.3
AUTOMATIC SELECTION
In Automatic selection, the input clock selection is determined by its
validity and priority. The validity depends on the results of input clock
quality monitoring (refer to Chapter 3.5 Input Clock Quality Monitoring).
In the qualified input clocks, the one with the higher priority is selected.
The
priority
is
configured
by
the
corresponding
INn_CMOS_SEL_PRIORITY[3:0] bits (n = 1 or 2). If more than one
qualified input clock is available and has the same priority, the input
clock with the smaller ‘n’ is selected. See Table 8 for the ‘n’ assigned to
the input clock.
Table 8: ‘n’ Assigned to the Input Clock
Input Clock
‘n’ Assigned to the Input Clock
IN1_CMOS
1
IN2_CMOS
3
Table 9: Related Bit / Register in Chapter 3.6
Bit
Register
Address (Hex)
EXT_SW
MON_SW_PBO_CNFG
0B
T0_INPUT_SEL[3:0]
T0_INPUT_SEL_CNFG
50
INn_CMOS_SEL_PRIORITY[3:0] (n = 1 or 2)
IN1_IN2_CMOS_SEL_PRIORITY_CNFG
27
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