參數(shù)資料
型號(hào)： IDT82V3202NLG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 106/117頁(yè)
文件大?。?/td> 0K
描述： IC PLL WAN EBU SGL 68-VFQFPN
標(biāo)準(zhǔn)包裝： 21
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 68-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 68-VFQFPN（10x10）
包裝： 托盤
其它名稱： 82V3202NLG
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IDT82V3202
EBU WAN PLL
Programming Information
89
September 11, 2009
CURRENT_DPLL_PHASE[7:0]_STS - DPLL Current Phase Status 1
CURRENT_DPLL_PHASE[15:8]_STS - DPLL Current Phase Status 2
T0_T4_APLL_BW_CNFG - T0 / T4 APLL Bandwidth Configuration
Address: 68H
Type: Read
Default Value: 00000000
Bit
Name
Description
7 - 0
CURRENT_PH_DATA[7:0] Refer to the description of the CURRENT_PH_DATA[15:8] bits (b7~0, 69H).
Address: 69H
Type: Read
Default Value: 00000000
Bit
Name
Description
7 - 0
CURRENT_PH_DATA[15:8]
The CURRENT_PH_DATA[15:0] bits represent a 2’s complement signed integer. If the value is multiplied by 0.61, the
averaged phase error of the T0 DPLL feedback with respect to the selected input clock in ns will be gotten.
Address: 6AH
Type: Read / Write
Default Value: XX01XX01
Bit
Name
Description
7 - 6
-
Reserved.
5 - 4
T0_APLL_BW[1:0]
These bits set the bandwidth for T0 APLL.
00: 100 kHz.
01: 500 kHz. (default)
10: 1 MHz.
11: 2 MHz.
3 - 2
-
Reserved.
1 - 0
T4_APLL_BW[1:0]
These bits set the bandwidth for T4 APLL.
00: 100 kHz.
01: 500 kHz. (default)
10: 1 MHz.
11: 2 MHz.
76543210
CURRENT_PH
_DATA7
CURRENT_PH
_DATA6
CURRENT_PH
_DATA5
CURRENT_PH
_DATA4
CURRENT_PH
_DATA3
CURRENT_PH
_DATA2
CURRENT_PH
_DATA1
CURRENT_PH
_DATA0
76543210
CURRENT_PH
_DATA15
CURRENT_PH
_DATA14
CURRENT_PH
_DATA13
CURRENT_PH
_DATA12
CURRENT_PH
_DATA11
CURRENT_PH
_DATA10
CURRENT_PH
_DATA9
CURRENT_PH
_DATA8
76543210
-
T0_APLL_BW1
T0_APLL_BW0
-
T4_APLL_BW1
T4_APLL_BW0
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PDF描述
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