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參數(shù)資料
| 型號： | IDT82V3202NLG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 111/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN EBU SGL 68-VFQFPN |
| 標準包裝： | 21 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3202NLG |
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IDT82V3202
EBU WAN PLL
Programming Information
93
September 11, 2009
6.2.9
PBO & PHASE OFFSET CONTROL REGISTERS
PHASE_MON_PBO_CNFG - Phase Transient Monitor & PBO Configuration
Address:78H
Type: Read / Write
Default Value: 0X000110
Bit
Name
Description
7
IN_NOISE_WINDOW
This bit determines whether the input clock whose edge respect to the reference clock is outside ±5% is enabled to be
selected for T0 DPLL.
0: Disabled. (default)
1: Enabled.
6-
Reserved.
5PH_MON_EN
This bit is valid only when the PH_MON_PBO_EN bit (b4, 78H) is ‘1’. It determines whether the Phase Transient Monitor
is enabled to monitor the phase-time changes on the T0 selected input clock.
0: Disabled. (default)
1: Enabled.
4
PH_MON_PBO_EN
This bit determines whether a PBO event is triggered when the phase-time changes on the T0 selected input clock are
greater than a programmable limit over an interval of less than 0.1 seconds with the PH_MON_EN bit being ‘1’. The limit
is programmed by the PH_TR_MON_LIMT[3:0] bits (b3~0, 78H).
0: Disabled. (default)
1: Enabled.
3 - 0
PH_TR_MON_LIMT[3:0]
These bits represent an unsigned integer. The Phase Transient Monitor limit in ns can be calculated as follows:
Limit (ns) = (PH_TR_MON_LIMT[3:0] + 7) X 156.
76543210
IN_NOISE_WIN
DOW
-
PH_MON_EN
PH_MON_PBO
_EN
PH_TR_MON_L
IMT3
PH_TR_MON_L
IMT2
PH_TR_MON_L
IMT1
PH_TR_MON_L
IMT0
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PDF描述 |
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參數(shù)描述 |
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| IDT82V3202NLGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:EBU WAN PLL |
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