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參數(shù)資料
| 型號： | AT85C51SND3B1-RTTUL |
| 廠商： | Atmel |
| 文件頁數(shù)： | 50/119頁 |
| 文件大小： | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100-LQFP |
| 標準包裝： | 90 |
| 類型： | 音頻編碼器/解碼器 |
| 應用： | 移動電話，手機，視頻顯示器 |
| 電壓 - 電源，數(shù)字： | 1.65 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
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36
AT85C51SND3B
7632D–MP3–01/07
Reset Value = 0000 0000b
Table 33. CKSEL Register
CKSEL (0.BAh) – Clock Selection Register
7
6
5
4
3
2
1
0
DNFCKS2
DNFCKS1
DFCCKS0
PLLCKS1
PLLCKS0
SIOCKS
SYSCKS1
SYSCKS0
Bit
Number
Bit
Mnemonic Description
7-5
DNFCKS2:0
DFC/NFC Clock Select Bits
Refer to Table 27 for information on selected clock value.
4-3
PLLCKS1:0
PLL Reverse Clock Select Bits
Refer to Table 24 for information on selected clock value.
2
SIOCKS
SIO Clock Select Bit
Refer to Table 30 for information on divided clock value.
1-0
SYSCKS1:0
System Clock Select Bits
Refer to Table 26 for information on divided clock value.
Table 34. PLLCLK Register
PLLCLK (0.BCh) – PLL Clock Control Register
7
6
5
4
3
2
1
0
PLLR3
PLLR2
PLLR1
PLLR0
PLLN3
PLLN2
PLLN1
PLLN0
Bit
Number
Bit
Mnemonic Description
7-4
PLLR3:0
PLL R Divider Bits
4-bit R divider, R from 1 (PLLR3:0 = 0000) to 16 (PLLR3:0 = 1111).
3-0
PLLN3:0
PLL N Divider Bits
4-bit N divider, N from 1 (PLLN3:0 = 0000) to 16 (PLLN3:0 = 1111).
Table 35. MMCCLK Register
MMCCLK (0.BDh) – MMC Clock Control Register
7
6
5
4
3
2
1
0
MMCCKS2
MMCCKS1
MMCCKS0
MMCDIV4
MMCDIV3
MMCDIV2
MMCDIV1
MMCDIV0
Bit
Number
Bit
Mnemonic Description
7-5
MMCCKS2:0
MMC Clock Select Bits
Refer to Table 28 for information on selected clock value.
4-0
MMCDIV4:0
MMC Clock Divider Bits
Refer to Table 29 for information on divided clock value.
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PDF描述 |
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參數(shù)描述 |
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