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參數(shù)資料
| 型號(hào)： | XRT94L33IB-L |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 262/465頁 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 封裝/外殼： | 504-LBGA |
| 供應(yīng)商設(shè)備封裝： | 504-TBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
334
The Receive STS-3 TOH Processor block can be configured to receive the incoming STS-3 data via the
Receive STS-3 PECL Interface block or via the Receive STS-3 Telecom Bus Interface block. A detailed
discussion on the Receive STS-3 PECL Interface block can be found in Section 8.0. Likewise, a detailed
discussion on the Receive STS-3 Telecom Bus Interface can be found in Section 7.0.
2.3.1.1
DESCRAMBLING OF DATA
The Receive STS-3 TOH Processor block permits the user to optionally descramble the incoming STS-3
data-stream.
2.3.1.2
LOS DECLARATION AND CLEARANCE CRITERIA SONET REQUIREMENTS FOR DECLARING THE
LOS DEFECT
According to Telecordia GR-253-CORE, a SONET Network Element must monitor all incoming SONET
signals (before de-scrambling) for an “All Zeros” pattern.
The Network Element must declare an LOS
condition whenever it continues to receives an “All Zeros” pattern for 100
s or longer. Further, the Network
Element must not declare an LOS condition, if it receives the “All Zeros” pattern for 2.3
s or less.
2.3.1.2.1
How the Receive STS-3c TOH Processor Block Declares the LOS Defect
The Receive STS-3c TOH Processor block is capable of declaring and clearing the LOS condition. Further,
the Receive STS-3c TOH Processor block register set permits the user to define the LOS declaration criteria,
by writing the appropriate data into the “Receive STS-3c Transport – LOS Threshold Value – MSB” and “LSB”
registers, as illustrated below.
Receive STS-3c Transport – LOS Threshold Value - MSB (Address = 0x112E)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
LOS_THRESHOLD[15:8]
R/W
1
Receive STS-3c Transport – LOS Threshold Value - LSB (Address = 0x112F)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
LOS_THRESHOLD[7:0]
R/W
1
The contents of these two registers, combined, reflects the number of consecutive “All Zeros” bytes (prior to
de-scrambling) that the Receive STS-3 TOH Processor block must detect before it declares the LOS defect
condition.
For STS-3c applications, if the user wishes to comply with the LOS Declaration Requirements, per Telecordia
GR-253-CORE, then they must write a value that ranges between 0x000F and 0x0288 into the “Receive STS-
3 Transport – LOS Threshold Value – MSB/LSB” Register.
If the Receive STS-3c TOH Processor block detects the appropriate number of consecutive “All Zeros”, then it
will declare the LOS defect condition.
The Receive STS-3c TOH Processor block will indicate that it is
declaring the LOS defect condition, by doing all of the following.
It will set Bit 0 (LOS Defect Declared) within the Receive STS-3 Transport Status Register – Byte 0, to “1”
as illustrated below.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| XRT94L43ES-LC03 | 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 OC12-12XDS3MAPPER SCORPION 4x T73LC03A RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
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