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參數(shù)資料
| 型號： | UPD703215 |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 503/861頁 |
| 文件大小： | 4428K |
| 代理商： | UPD703215 |
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CHAPTER 18 CLOCKED SERIAL INTERFACE A (CSIA) WITH AUTOMATIC TRANSMIT/RECEIVE FUNCTION
User’s Manual U16890EJ1V0UD
503
(6) Automatic data transfer interval specification register n (ADTIn)
This is an 8-bit register used to specify the interval period between 1-byte transfers during automatic data
transfer (CSIMAn.ATEn bit = 1).
Set this register when in master mode (CSIMAn.MASTERn bit = 1) (setting is unnecessary in slave mode).
Setting in 1-byte transfer mode (ATEn bit = 0) is also valid. When the interval time specified by the ADTIn
register after the end of 1-byte transfer has elapsed, a transmission/reception completion interrupt request
signal (INTCSIAn) is output. The number of clocks for the interval can be set to between 0 and 63 clocks.
This register can be read or written in 8-bit units. However, when the CSISn.TSFn bit is 1, rewriting the
ADTIn register is prohibited.
After reset, this register is cleared to 00H.
ADTIn
(n = 0, 1)
After reset: 00H R/W Address: ADTI0 FFFFFD45H, ADTI1 FFFFD55H
7
0
6
0
5
ADTIn5
4
ADTIn4
3
ADTIn3
2
ADTIn2
1
ADTIn1
0
ADTIn0
The specified interval time is the transfer clock (specified by the BRGCAn register) multiplied by an integer
value.
Example
When ADTIn register = 03H
SCKAn
Interval time of 3 clocks
(7) CSIAn buffer RAM (CSIAnBm)
This area holds transmit/receive data (up to 32 bytes) in automatic transfer mode in 1-byte units.
This register can be read or written in 16-bit units. However, when the higher 8 bits and the lower 8 bits of
the CSIAnBm register are used as the CSIAnBmH register and CSIAnBmL register, respectively, these
registers can be read or written in 8-bit units.
After automatic transfer is started, only data equal to one byte more than the number of bytes stored in the
ADTPn register is transmitted/received in sequence from the CSIAnB0L register.
Cautions 1. To read the value of the CSIAnBm register after data is written to the register, wait for
the duration of more than six clocks of f
SCKA
(serial clock set by the CSISn.CKSAn1 and
CSISn.CKSAn0 bits) or until data is written to the buffer RAM at another address.
2. When the main clock stops and the CPU operates on the subclock, do not access the
CSIAnBm register.
For details, refer to 3.4.8 (2).
Remark
n = 0, 1
m = 0 to F
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