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參數(shù)資料
| 型號(hào)： | UPD703130 |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁(yè)數(shù)： | 57/72頁(yè) |
| 文件大小： | 601K |
| 代理商： | UPD703130 |
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Preliminary Data Sheet U15390EJ1V0DS
57
μ
PD703130
(h) DMA flyby transfer timing (external I/O
→
DRAM (EDO, high-speed page) transfer) (3/3)
Remarks 1.
This is the timing for the following case (n = 0 to 3, xx = 00 to 03, 10 to 13).
Number of waits due to the RPCxx bit of the DRCn register (TRPW): 1
Number of waits due to the RHCxx bit of the DRCn register (TRHW): 1
Number of waits due to the DACxx bit of the DRCn register (TDAW): 1
Number of waits due to the CPCxx bit of the DRCn register (TCPW): 1
Number of waits that are inserted for a source-side access during a DMA flyby transfer: 0
2.
The broken lines indicate high impedance.
3.
n = 3 to 5, m = 0 to 3
TRPW
T1
TRHW
TW
T2
TDAW
T3
TCPW
TW
TO2
TDAW
TO1
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<25>
<24>
Data
Data
<59>
<88>
<102>
<92>
<35>
<32>
<25>
CLKOUT (Output)
A0 to A23 (Output)
RASn (Output)
UCAS (Output)
LCAS (Output)
RD (Output)
OE (Output)
DMAAKm (Output)
WE (Output)
IOWR (Output)
IORD (Output)
D0 to D15 (I/O)
WAIT (Input)
BCYST (Output)
Row address
Column address
Column address
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PDF描述 |
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