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參數(shù)資料
| 型號： | SYM53C875E |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O 處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 28/243頁 |
| 文件大?。?/td> | 1362K |
| 代理商： | SYM53C875E |
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2-6
SYM53C875/875E Data Manual
Functional Description
JTAG Boundary Scan Testing
Control register at configuration addresses 34-35h
controls the GPIO0 and GPIO1 pins. For more
information on GPIO1-0 access, refer to the Serial
Interface Control register description in Chapter
3. For more information on the GPIO pins, see
Chapter 4. T his does not apply to the
SYM53C875E.
Note: T he Symbios SDMS software controls the
GPIO0 and GPIO1 pins via the GPCNT L
and GPREG registers. T herefore, if using
SDMS, do not connect a 4.7 K
resistor
between MAD(7) and Vss.
JTAG Boundary Scan
Testing
T he SYM53C875J/53C875N/53C875JB include
support for JTAG boundary scan testing in accor-
dance with the IEEE 1149.1 specification, with
one exception that is discussed in this section. T he
device can accept all required boundary scan
instructions, as well as the optional CLAMP,
HIGHZ, and IDCODE instructions.
T he SYM53C875J/53C875N/53C875JB use an
8-bit instruction register to support all boundary
scan instructions. T he data registers included in
the device are the Boundary Data register, the
IDCODE register, and the Bypass register. T he
device can handle a 10 MHz T CK frequency for
T DO and T DI.
Due to design constraints, the RST / pin (System
Reset) will always tri-state the SCSI pins when it is
asserted. T his action cannot be controlled by the
boundary scan logic, and thus is not compliant
with the specification. T here are two solutions that
resolve this issue:
1. Use the RST / pin as a boundary scan
compliance pin. When the pin is deasserted,
the device is boundary scan compliant and
when asserted, the device is non-compliant. To
maintain compliance, the RST / pin must be
driven high.
2. When RST / is asserted during boundary scan
testing, the expected output on the SCSI pins
must be a high-z condition, and not what is
contained in the boundary scan data registers
for the SCSI pin output cells.
Because of package limitations, the SYM53C875J/
53C875JB replaces the T EST IN, MAC/
_T EST OUT, BIG_LIT /, and SDIRP1 signals with
the JTAG boundary scan signals. T he
SYM53C875N includes support for these signals
in addition to the JTAG pins.
Big and Little Endian
Support
T he SYM53C875/53C875N supports both Big
and Little Endian byte ordering through pin selec-
tion. T he SYM53C875J/53C875JB operates in
Little Endian mode only (the BIG_LIT pin is
replaced by one of the JTAG boundary scan sig-
nals). In Big Endian mode, the first byte of an
aligned SCSI-to-PCI transfer will be routed to lane
three and succeeding transfers will be routed to
descending lanes. T his mode of operation also
applies to data transfers over the add-in ROM
interface. T he byte of data accessed at location
0000h from memory is routed to lane three, and
the data at location 0003h is routed to byte lane 0.
In Little Endian mode, the first byte of an aligned
SCSI to PCI transfer will be routed to lane zero
and succeeding transfers will be routed to ascend-
ing lanes. T his mode of operation also applies to
the add-in ROM interface. T he byte of data
accessed at location 0000h from memory is routed
to lane zero, and the data at location 0003h is
routed to byte lane 3.
T he Big_Lit pin gives the SYM53C875 the flexi-
bility of operating with either Big or Little Endian
byte orientation. Internally, in either mode, the
actual byte lanes of the DMA FIFO and registers
are not modified. T he SYM53C875 supports slave
accesses in Big or Little Endian mode.
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