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參數(shù)資料
| 型號(hào)： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁(yè)數(shù)： | 54/225頁(yè) |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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PCI Functional Description
Configuration Registers
3-10
SYM53C825A/53C825AE Data Manual
Register 06h
Status
Read/Write
T he Status Register, illustrated in Figure 3-3, is
used to record status information for PCI bus-
related events.
In the SYM53C825A, bits 0 through 4 are
reserved and bits 5, 6, 7, and 11 are not imple-
mented by the SYM53C825A.
Reads to this register behave normally. Writes are
slightly different in that bits can be cleared, but not
set. A bit is reset whenever the register is written,
and the data in the corresponding bit location is a
one. For instance, to clear bit 15 and not affect any
other bits, write the value 8000h to the register.
Bit 15 Detected Parity E rror (from Slave)
T his bit will be set by the SYM53C825A
whenever it detects a data parity error, even if
parity error handling is disabled.
Bit 14 Signaled System E rror
T his bit is set whenever a device asserts the
SERR/ signal.
Bit 13 Master Abort (from Master
)
T his bit should be set by a master device when-
ever its transaction (except for Special Cycle) is
terminated with master-abort. All master
devices should implement this bit.
Bit 12 Received Target Abort (from
Maste
r)
T his bit should be set by a master device when-
ever its transaction is terminated with a target
abort. All master devices should implement
this bit.
Bit 11 Reserved
Bits 10-9 DE VSE L/ T iming
T hese bits encode the timing of DEVSEL/.
T hese are encoded as 00b for fast, 01b for
medium, 10b for slow with 11b reserved.
T hese bits are read-only and should indicate
the slowest time that a device asserts DEVSEL/
for any bus command except Configuration
Read and Configuration Write. In the
SYM53C825A, 01b is supported.
Bit 8 Data Parity Reported
T his bit is set when the following three condi-
tions are met: 1) T he bus agent asserted
PERR/ itself or observed PERR/ asserted; 2)
T he agent setting this bit acted as the bus mas-
ter for the operation in which the error
occurred; 3) T he Parity Error Response bit in
the Command register is set.
Bits 7-5 Reserved
Bit 4 New Capabilities (NC)
T his bit is set to indicate the presence of a list
of extended capabilities such as PCI Power
Management. T his bit is Read Only, and
applies to the SYM53C825AE only.
Bits 3-0 Reserved
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