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參數(shù)資料
| 型號： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 113/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-39
Register 3C-3F (BC-BF)
Adder Sum Output (ADDER)
Read Only
T his register contains the output of the internal
adder, and is used primarily for test purposes. T he
power-up value for this register is indeterminate.
Register 40 (C0)
SCSI Interrupt Enable Zero (SIEN0)
Read/Write
T his register contains the interrupt mask bits corre-
sponding to the interrupting conditions described
in the SIST 0 register. An interrupt is masked by
clearing the appropriate mask bit. For more infor-
mation on interrupts, see Chapter 2.
Bit 7
M/A (SCSI Phase Mismatch -
Initiator Mode; SCSI AT N
Condition - Target Mode)
In initiator mode, this bit is set when the SCSI
phase asserted by the target and sampled dur-
ing SREQ/ does not match the expected phase
in the SOCL register. T his expected phase is
automatically written by SCSI SCRIPT S. In
target mode, this bit is set when the initiator
has asserted SAT N/. See the Disable Halt on
Parity Error or SAT N/ Condition bit in the
SCNT L1 register for more information on
when this status is actually raised.
Bit 6
CMP (Function Complete)
Full arbitration and selection sequence has
completed.
Bit 5
SE L (Selected)
T he SYM53C825A has been selected by a
SCSI target device. T he Enable Response to
Selection bit in the SCID register must be set
for this to occur.
Bit 4
RSL (Reselected)
T he SYM53C825A has been reselected by a
SCSI initiator device. T he Enable Response to
Reselection bit in the SCID register must be
set for this to occur.
M/A
7
CMP
6
SEL
5
RSL
4
SGE
3
UDC
2
RST
1
PAR
0
Default>>>
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C825AE | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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