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參數(shù)資料
| 型號： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 108/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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SCSI Operating Registers
5-34
SYM53C825A/825AE Data Manual
Registers 34-37 (B4-B7)
Scratch Register A (SCRAT CH A)
Read/Write
T his is a general purpose, user-definable scratch
pad register. Apart from CPU access, only Register
Read/Write and Memory Moves into the
SCRAT CH register will alter its contents. T he
SYM53C825A cannot fetch SCRIPT S instruc-
tions from this location. When bit 3 in the
CT EST 2 register is set, this register contains the
memory-mapped base address of the operating reg-
isters. Setting CT EST 2 bit 3 only causes the base
address to appear in this register; any information
that was previously in the register will remain in-
tact. Any writes to this register while CT EST 2 bit
3 is set will pass through to the actual SCRAT CHA
register. T he power-up value of this register is inde-
terminate.
Register 38 (B8)
DMA Mode (DMODE)
Read/Write
Bit 7-6
T hese bits control the maximum number of
transfers performed per bus ownership, regard-
less of whether the transfers are back-to-back,
burst, or a combination of both. T he
SYM53C825A asserts the Bus Request
(REQ/) output when the DMA FIFO can
accommodate a transfer of at least one burst
size of data. Bus Request (REQ/) is also
asserted during start-of-transfer and end-of-
transfer cleanup and alignment, even though
less than a full burst of transfers may be per-
formed. T he SYM53C825A inserts a “fairness
delay” of four CLK s between burst-length
transfers (as set in BL1-0) during normal oper-
ation. T he fairness delay is not inserted during
PCI retry cycles. T his gives the CPU and other
bus master devices the opportunity to access
the PCI bus between bursts.
BL1-BL0 (Burst Length)
BL1
7
BL0
6
SIOM
5
DIOM
4
ER
3
ERMP
2
BOF
1
MAN
0
Default>>>
0
0
0
0
0
0
0
0
BL2
(CTEST5
bit 2)
BL1
BL0
Burst Length
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
2- transfer burst
4- transfer burst
8-transfer burst
16-transfer burst
32-transfer burst*
64-transfer burst*
128-transfer burst*
Reserved
* Only valid of the FIFO size is set to 536 bytes
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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