參數(shù)資料
型號： ST92R195C
英文描述： ROMLESS HCMOS MCU WITH ON-SCREEN-DISPLAY AND TELETEXT DATA SLICER
中文描述： 無ROM HCMOS微控制器屏幕顯示和圖文電視數(shù)據(jù)限幅器
文件頁數(shù)： 146/208頁
文件大小： 2312K
代理商： ST92R195C
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146/208
ST92R195C - SYNC CONTROLLER
SYNC CONTROLLER
(Cont’d)
SYNC CONTROLLER CONTROL AND STATUS
REGISTER 1 (SCCS1R)
R243 - Read/Write
Register Page: 35
Reset value: 0000 0000 (00h)
Bit 7=
EOFVBI:
End Of VBI Flag
.
This bit is set to “1” by hardware at the beginning
of the line 25 of the current field, when the End of
VBI interrupt request is sent to the Core. The
EOFVBI flag must be reset by software before the
end of the current field.
Bit 6=
FLDST:
Field Start Flag
.
This bit is set to “1” by hardware on the leading
edge of the vertical sync pulse when the field start
interrupt request is forwarded to the Core. The
FLDST flag must be reset by software before the
end of the current field.
Bit 5=
FLDEV:
Field Even Flag
.
This bit is read-only. It indicates which field is cur-
rently running;
0: First field is running
1: Second field is running
Bit 4=
HFLG:
Horizontal Sync Flag
.
This bit is read-only. It just copies the Horizontal
sync transient information issued by the horizontal
pulse shape unit. The bit is read at “1” at during
each H sync pulse and lasts to “1” up to 4 μs.
Bit 3=
FSTEN:
Field Start Interrupt Enable
.
0: The FLDST interrupt is disabled and the exter-
nal interrupt pin becomes the interrupt input.
1: The FLDST interrupt is enabled and the inter-
rupt from the external pin is disabled.
Bit 2=
VBIEN:
VBI Interrupt Enable
.
0: The EOFVBI interrupt is disabled and the exter-
nal interrupt pin becomes the interrupt input.
1: The EOFVBI interrupt is enabled and the inter-
rupt from the external pin is disabled.
Bits 1:0=
MOD[1:0]
MOD1 MOD0Hsources
SWAP REGISTER
R255 - Read/Write
Register Page: 0
Reset Value: 00x0 xxxx (xxh)
Bit 7 =
VBISEL
:
EOFVBI Flag Source Select
The VBISEL bit is used to select the EOFVBI inter-
rupt source either from the deflection sync signals
or from the CVBS sync signals.
0: Deflection lines are used to generate the EOFV-
BI interrupt. Also the default situation, in this
case EOFVBI, is generated at the beginning of
the 25th deflection line in 50 Hz mode and at
the beginning of the 50th deflection line in
100 Hz mode.
1: Selects CVBS as source for EOFVBI genera-
tion. Regardless of the scan rate (50 or
100 Hz), EOFVBI is generated at the beginning
of the 25th CVBS line.
7
0
EOFVBI FLDST FLDEV HFLG FSTEN VBIEN MOD1 MOD0
chassis
sync pulses
reserved
from Xtal
(60 Hz)
from Xtal
(50 Hz)
CSO
CSO generator
0
0
no
-
0
1
reserved
on-chip timing genera-
tor; free-running
on-chip timing genera-
tor; free-running
1
0
yes
1
1
yes
7
0
VBISEL
x
x
x
x
x
x
x
相關PDF資料
PDF描述
STA003 MPEG 2.5 LAYER III AUDIO DECODER
STA10 ASIC
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