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參數(shù)資料
| 型號(hào)： | SAA7392 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Channel encoder/decoder CDR60(通道編碼器/譯碼器) |
| 中文描述： | 信道編碼器/解碼器CDR60（通道編碼器/譯碼器） |
| 文件頁(yè)數(shù)： | 61/76頁(yè) |
| 文件大?。?/td> | 246K |
| 代理商： | SAA7392 |
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2000 Mar 21
61
Philips Semiconductors
Preliminary specification
Channel encoder/decoder CDR60
SAA7392
7.17.6
W
OBBLE
C
ONFIGURATION
R
EGISTER
2 (W
OBBLE
C
ONFIG
2)
Table 140
Wobble Configuration Register 2 (address 28H) - WRITE
Table 141
Description of WobbleConfig2 bits
Table 142
Selection of the PLL high/low-pass bandwidth
7
6
5
4
3
2
1
0
PLLLBW.2
PLLLBW.1
PLLLBW.0
PLLHBW.2
PLLHBW.1
PLLHBW.0
BIT
SYMBOL
PLLLBW.2
PLLLBW.1
PLLLBW.0
PLLHBW.2
PLLHBW.1
PLLHBW.0
DESCRIPTION
7
6
5
4
3
2
1
0
These 2 bits are reserved.
These 3 bits select the PLL low-pass bandwidth; see Table 142.
These 3 bits select the PLL high-pass bandwidth; see Table 142.
PLLLBW.2
PLLLBW.1
PLLLBW.0
HIGH/LOW-PASS BANDWIDTH
PLLHBW.2
PLLHBW.1
PLLHBW.0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
43 kHz for 4.26 MHz system clock
21.5 kHz for 4.26 MHz system clock
10.7 kHz for 4.26 MHz system clock
5.4 kHz for 4.26 MHz system clock
2.7 kHz for 4.26 MHz system clock
1.35 kHz for 4.26 MHz system clock
670 Hz for 4.26 MHz system clock
350 Hz for 4.26 MHz system clock
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PDF描述 |
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