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參數(shù)資料
| 型號： | SAA7392 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Channel encoder/decoder CDR60(通道編碼器/譯碼器) |
| 中文描述： | 信道編碼器/解碼器CDR60（通道編碼器/譯碼器） |
| 文件頁數(shù)： | 25/76頁 |
| 文件大?。?/td> | 246K |
| 代理商： | SAA7392 |
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2000 Mar 21
25
Philips Semiconductors
Preliminary specification
Channel encoder/decoder CDR60
SAA7392
7.5.6
PLL E
QUALIZER
P
RESET
R
EGISTER
(PLLE
QU
)
The function of this register is dependent upon whether its being read or written. Tables 38, 39 and 40 define the register
function for the write operation. Tables 38 and 41 define the register function for the read operation.
Table 38
PLL Equalizer Preset Register (address 03H) - WRITE/READ
Table 39
Description of PLLEqu bits for write operation
Table 40
Selection of equalizer tap settings: a1 and a2
Table 41
Description of PLLEqu bits for read operation
7
6
5
4
3
2
1
0
PLLFreq.1
PLLFreq.0
Tap a1.2
Tap a1.1
Tap a1.0
Tap a2.2
LongSymb
Tap a2.1
FLock
Tap a2.0
InLock
BIT
SYMBOL
DESCRIPTION
7
6
5
4
3
2
1
0
PLLFreq.1
PLLFreq.0
Tap a1.2
Tap a1.1
Tap a1.0
Tap a2.2
Tap a2.1
Tap a2.0
These 2 bits are the 2 LSBs of the 10-bit PLL frequency code; see Section 7.5.5.
These 3 bits select the equalizer tap setting a1; see Table 40.
These 3 bits select the equalizer tap setting a2; see Table 40.
Tap a1.2
Tap a1.1
Tap a1.0
a1 OR a2 EQUALIZER TAP SETTINGS
Tap a2.2
Tap a2.1
Tap a2.0
0
0
0
0
1
1
X
0
0
1
1
0
0
X
0
1
0
1
0
1
X
0
0.0625
0.125
0.1875
0.25
0.3125
All other settings are reserved.
BIT
SYMBOL
LongSymb
FLock
InLock
DESCRIPTION
7 to 3
2
1
0
These 5 bits are reserved.
If LongSymb = 1, then a run length of 14 has been detected.
If FLock = 1, then PLL is in inner-lock range.
If Inlock = 1, then PLL is in lock.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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