參數(shù)資料
型號(hào)： MCHC908RK2CSDR2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20
封裝： PLASTIC, SSOP-20
文件頁(yè)數(shù)： 47/181頁(yè)
文件大小： 2384K
代理商： MCHC908RK2CSDR2
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Timer Interface Module (TIM)
Data Sheet
MC68HC908RK2 — Rev. 5.0
140
Timer Interface Module (TIM)
MOTOROLA
11.6 TIM During Break Interrupts
A break interrupt stops the TIM counter.
The system integration module (SIM) controls whether status bits in other modules
can be cleared during the break state. The BCFE bit in the SIM break flag control
register (SBFCR) enables software to clear status bits during the break state. See
To allow software to clear status bits during a break interrupt, write a 1 to the BCFE
bit. If a status bit is cleared during the break state, it remains cleared when the MCU
exits the break state.
To protect status bits during the break state, write a 0 to the BCFE bit. With BCFE
at 0 (its default state), software can read and write I/O registers during the break
state without affecting status bits. Some status bits have a 2-step read/write
clearing procedure. If software does the first step on such a bit before the break,
the bit cannot change during the break state as long as BCFE is at 0. After the
break, doing the second step clears the status bit.
11.7 I/O Signals
Port B shares three of its pins with the TIM. TCLK can be used as an external clock
input to the TIM prescaler and the TIM channel 0 I/O pin PTB2/TCH0 and TIM
channel 1 I/O pin PTB4/TCH1.
11.7.1 TIM Clock Pin (TCLK)
TCLK is an external clock input that can be the clock source for the TIM counter
instead of the prescaled internal bus clock. Select the TCLK input by writing 1s to
the three prescaler select bits, PS2–PS0. See 11.8.1 TIM Status and Control
Register. The minimum TCLK pulse width, TCLK
LMIN or TCLKHMIN, is:
The maximum TCLK frequency is:
Bus frequency
÷ 2
TCLK is available as a general-purpose I/O pin when not used as the TIM clock
input. When the TCLK pin is the TIM clock input, it is an input regardless of the state
of the DDRB3 bit in data direction register B.
11.7.2 TIM Channel I/O Pins (TCH0 and TCH1)
The channel I/O pins are programmable independently as an input capture pin or
an output compare pin. TCH0 and TCH1 can be configured as buffered output
compare or buffered PWM pins.
1
+ tsu
Bus frequency
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