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參數(shù)資料
| 型號： | MCHC908RK2CSDR2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | PLASTIC, SSOP-20 |
| 文件頁數(shù)： | 154/181頁 |
| 文件大?。?/td> | 2384K |
| 代理商： | MCHC908RK2CSDR2 |
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Internal Clock Generator Module (ICG)
Data Sheet
MC68HC908RK2 — Rev. 5.0
74
Internal Clock Generator Module (ICG)
MOTOROLA
the low-frequency base clock (IBASE) is used in place of ICLK because it always
operates at or near 307.2 kHz. For proper operation, EREF must be at least twice
as slow as IBASE and IREF must be at least twice as slow as ECLK.
To guarantee that IREF is slower than ECLK and EREF is slower than IBASE, one
of the signals is divided down. Which signal is divided and by how much is
determined by the external slow (EXTSLOW) bit in the configuration register,
according to the rules in Table 6-2. Note that each signal (IBASE and ECLK) is
always divided by four. A longer divider is used on either IBASE or ECLK based on
the EXTSLOW bit.
NOTE:
If EXTSLOW is not set according to the rules defined in Table 6-2, the clock
monitor could switch clock sources unexpectedly.
The long divider (divide by 4096) is also used as an external crystal stabilization
divider. The divider is reset when the external clock generator is off (ECGEN is
clear). When the external clock generator is first turned on, the external clock
generator stable bit (ECGS) will be clear. This condition automatically selects
ECLK as the input to the long divider. The external stabilization clock (ESTBCLK)
will be ECLK divided by 4096. This timeout allows the crystal to stabilize. The falling
edge of ESTBCLK is used to set ECGS (ECGS will set after a full 16 or 4096
cycles). When ECGS is set, the divider returns to its normal function. ESTBCLK
may be generated by either IBASE or ECLK, but any clocking will reinforce only the
set condition. If ECGS is cleared because the clock monitor determined that ECLK
was inactive, the divider will revert to a stabilization divider. Since this will change
the EREF and IREF divide ratios, it is important to turn the clock monitor off
(CMON = 0) after inactivity is detected to ensure valid recovery.
Table 6-2. Clock Monitor Reference Divider Ratios
ICGON ECGON ECGS EXTSLOW
External
Frequency
EREF
Divider
Ratio
EREF
Frequency
ESTBCLK
Divider
Ratio
ESTBCLK
Frequency
IREF
Divider
Ratio
IREF
Frequency
0
x
u
uuu
off
0
x0
0
x
0
off
0
off
0
u
xx
0
x
Min
30 kHz
off
0
4096
(ECLK)
1.875 kHz
1*4
76.8 kHz
±25%
Max
8 MHz
500 kHz
xx
1
0
Min
1 MHz
128*4
1.953 kHz
4096
(ECLK)
244 Hz
1*4
76.8 kHz
± 25%
Max
8 MHz
15.63 kHz
1.953 kHz
xx
1
Min
30 kHz
1*4
7.5 kHz
4096
(IBASE)
75 Hz
± 25%
16*4
4.8 kHz
± 25%
Max 100 kHz
25.0 kHz
u: Unaffected; refer to section of table where ICGON or ECGON is set to x (don’t care)
[IBASE is always used as the internal frequency (307.2 kHz).]
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