參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 141/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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M68HC11
REFERENCE MANUAL
CENTRAL PROCESSING UNIT
MOTOROLA
6-1
SECTION 6
CENTRAL PROCESSING UNIT
This section discusses the M68HC11 central processing unit (CPU), which is respon-
sible for executing all software instructions in their programmed sequence. The
M68HC11 CPU can execute all M6800 and M6801 instructions (source and object-
code compatible) and more than 90 new instruction opcodes. Since more than 256 in-
struction opcodes exist, a multiple-page opcode map is used in which some new in-
structions are specified by a page-select prebyte before the opcode byte.
The architecture of the M68HC11 CPU causes all peripheral, I/O, and memory loca-
tions to be treated identically as locations in the 64-Kbyte memory map. Thus, there
are no special instructions for I/O that are separate from those used for memory. This
technique is sometimes called "memory-mapped I/O". In addition, there is no execu-
tion-time penalty for accessing an operand from an external memory location as op-
posed to a location within the MCU.
The M68HC11 CPU offers several new capabilities when compared to the earlier
M6801 and M6800 CPUs. The biggest change is the addition of a second 16-bit index
register (Y). Powerful, new bit-manipulation instructions are now included, allowing
manipulation of any bit or combination of bits in any memory location in the 64-Kbyte
address space. Two new 16-bit by 16-bit divide instructions are included. Exchange
instructions allow the contents of either index register to be exchanged with the con-
tents of the 16-bit double accumulator. Finally, several instructions have been upgrad-
ed to make full 16-bit arithmetic operations even easier than before.
This section discusses the CPU architecture, addressing modes, and the instruction
set (by instruction types). Examples are included to show efficient ways of using this
architecture and instruction set. To condense this section, detailed explanations of
each instruction are included in
APPENDIX A INSTRUCTION SET DETAILS
. These
explanations include detailed cycle-by-cycle bus activity and boolean expressions for
condition code bits. This section should be used to gain a general understanding of
the CPU and instruction set.
6.1 Programmer’s Model
Figure 6-1
shows the programmer’s model of the M68HC11 CPU. The CPU registers
are an integral part of the CPU and are not addressed as if they were memory loca-
tions. Each of these registers is discussed in the subsequent paragraphs.
6.1.1 Accumulators (A, B, and D)
Accumulators A and B are general-purpose 8-bit accumulators used to hold operands
and results of arithmetic calculations or data manipulations. Some instructions treat
the combination of these two 8-bit accumulators as a 16-bit double accumulator (ac-
cumulator D).
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