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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 119/512頁 |
| 文件大小： | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
RESETS AND INTERRUPTS
MOTOROLA
5-7
set and external reset share the normal reset vector; whereas, the COP and clock
monitor reset each have their own vector. The four causes of reset are described in
greater detail in the following paragraphs.
5.2.1 Power-On Reset (POR)
The POR is only intended to initialize internal MCU circuits. As V
DD
is applied to the
MCU, the POR circuit triggers and initiates a reset sequence. POR triggers an internal
timing circuit that holds the RESET pin low for 4064 cycles of the internal PH2 clock.
The MCU does not advance past this reset condition until a clock is present at the EX-
TAL pin long enough for these 4064-cycle PH2 clocks to be detected. The internal
POR circuit will not retrigger unless V
DD
has discharged to 0 V; therefore, the internal
POR circuit is not suitable as a power-loss detector.
In almost all M68HC11 systems, there will be an external circuit to hold the RESET pin
low whenever V
DD
is below normal operating level. This external voltage-level detec-
tor or other external reset circuits are the normal source of reset in a system; the inter-
nal POR circuit only serves to initialize internal control circuitry during cold starts.
In some unusual applications, it may be desirable to hold RESET low long enough for
the oscillator to reach stable operating frequency. This stable operating frequency is
not a requirement of the MCU because the M68HC11 is a fully static design, which can
operate correctly even when the oscillator has not reached stable operating frequency.
If the oscillator has not reached stable operating frequency by the time RESET is re-
leased, software and timed delays will be longer than expected since these delays are
based on the oscillator frequency. In most applications, such errors within the first few
milliseconds of operation are of no concern, and no external power-on delay is neces-
sary. In cases where timing is critical immediately out of RESET, an external POR cir-
cuit must be provided. The required amount of delay depends upon the oscillator
startup time, which varies with the frequency and design of the oscillator as well as
such things as V
DD
rise time. In a typical M68HC11 design with an E-clock frequency
of 2 MHz, the internal POR will only hold RESET low for about 2 ms after oscillator
start. With an 8-MHz crystal, the M68HC11 oscillator will typically start when V
DD
reaches about 1 V. For a typical V
DD
rise time, the internal POR times out well before
V
DD
reaches an acceptable level. Thus, POR alone is rarely able to provide for all re-
set needs, and some external reset circuitry will be required.
5.2.2 COP Watchdog Timer Reset
The COP watchdog timer system is intended to detect software processing errors.
When the COP is being used, software is responsible for keeping a free-running
watchdog timer from timing out. If the watchdog timer times out, it is an indication that
software is no longer being executed in the intended sequence; thus, a system reset
is initiated.
The COP system is enabled or disabled, depending on the state of the NOCOP bit in
the CONFIG register. This enable is like a mask option in that it is effective immediate-
ly out of reset and is not dependent on any software action. Unlike a programmed
mask option, the COP enable may be changed by the end user. The requirements for
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