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參數(shù)資料
| 型號： | MC68307PU16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 233/264頁 |
| 文件大?。?/td> | 949K |
| 代理商： | MC68307PU16 |
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Bus Operation
3-32
MC68307 USER’S MANUAL
MOTOROLA
The active-low RESET signal is asserted by the EC000 core when a RESET instruction is
executed. This signal should reset all external devices and internal peripherals (the EC000
core itself is not affected). The processor drives RESET for 124 clock periods. To guarantee
a reset of the core during this time, internal logic will stretch any RESET or HALT assertion
to 132 clocks.
3.6 ASYNCHRONOUS OPERATION
To achieve clock frequency independence at a system level, the bus can be operated in an
asynchronous manner. Asynchronous bus operation uses the bus handshake signals to
control the transfer of data. The handshake signals are AS, UDS, LDS, DTACK, the internal
BERR, and HALT. AS indicates the start of the bus cycle, and UDS and LDS signal valid
data for a write cycle. After placing the requested data on the data bus (read cycle) or latch-
ing the data (write cycle), the slave device (memory or peripheral) or the internal wait-state
generator asserts DTACK to terminate the bus cycle. If no device responds or if the access
is invalid, internal control logic asserts the internal BERR, to abort the cycle. Figure 3-31
shows the use of the bus handshake signals in a fully asynchronous read cycle. Figure 3-
30 shows a fully asynchronous write cycle.
In the asynchronous mode, the accessed device operates independently of the frequency
and phase of the system clock. For example, the MC68681 dual universal asynchronous
receiver/transmitter (DUART) does not require any clock-related information from the bus
master during a bus transfer. Asynchronous devices are designed to operate correctly with
processors at any clock frequency when relevant timing requirements are observed.
A device can use a clock at the same frequency as the system clock, but without a defined
phase relationship to the system clock. This mode of operation is pseudo-asynchronous; it
Figure 3-29. Power-On Reset Operation Timing Diagram
T 4 CLOCKS
23
4
5
6
NOTES:
1. Internal start-up time
2. SSP high read in here
3. SSP low read in here
4. PC High read in here
5. PC Low read in here
6. First instruction fetched here
Bus State Unknown:
All Control Signals Inactive.
Data Bus in Read Mode:
CLK
+ 3 VOLTS
VDD
RESET
HALT
BUS SIGNALS
<
T > 32768 CLOCKS
1
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PDF描述 |
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| MC68307PU16V | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
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