參數(shù)資料
型號： M32192F8TFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 794/1044頁
文件大小： 5857K
代理商： M32192F8TFP
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DIRECT RAM INTERFACE (DRI)
14
14-15
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
14.2.4 DRI Special Mode Control Register
Selecting the special mode allows the DRI to be interfaced with esternal devices at still higher speed.
The width of input data bus during special mode is 8 or 16 bits. And data capturing timing (shown in Figure
14.2.6) can be selected when default timing. DI3 can only be selected for data synchronous signal.
Also, the event detection unit and data capture unit of the DRI are clocked by a signal whose transfer rate has
been halved as shown in Figure 14.2.5.
DRI Special Mode Register (DRISPMOD)
<Address: H'0080 2007>
9
10
11
12
13
14
b15
b8
SPSSL
SPISL
SPMEN
00
0
<Upon exiting reset: H'00>
b
Bit Name
Function
R
W
8
SPSSL
0: Rising edge
R
W
DIN3 sampling edge select bit
1: Falling edge
9
No function assigned. Fix to "0."
00
10
SPISL
0: "L" level
R
W
Special mode control unit initialization DIN1 level select bit
1: "H" level
11
SPMEN
0: Special mode off
R
W
Special mode enable bit
1: Special mode on
12–15
No function assigned. Fix to "0."
00
(1) SPSSL (DIN3 Sampling Edge Select) bit (Bit 8)
Select the falling edge as the sampling edge for the transfer method shown in Figure 14.2.4, or the rising
edge for the transfer method shown in Figure 14.2.3. This bit can only be changed while the DRST (DRI
reset) bit in DRI transfer control register (DRITRMCNT) is "0." Note that the data synchronous clock signal
during special mode is fixed to DIN3, and cannot be changed. In special mode, furthermore, the signal
controlled by DIN3ED (DIN3 event detection control) bit in the DIN Input Processing Control Register
(DINCNT) is the “output signal to the event detection unit” shown in Figure 14.2.5, and not the input signal
from the DIN3 pin.
(2) SPISL (Special Mode Control Unit Initialization DIN1 Level Select) bit (Bit 10)
The special mode control circuit block can be initialized using the input signal supplied from DIN1. This bit
selects the active level of the DIN1 signal by which said circuit is initialized. When DIN1 is driven to the
initialization level, the output signals to the event detection unit and data capture unit all go "L," causing data
sampling to stop. Conversely, when DIN1 is not at the initialization level, data sampling is performed at
given internals and the signal shown in Figure 14.2.5 is passed to the event detection unit/data capture unit.
Note that initialization function of the special mode control circuit block by DIN1 is not affected by setting of
the DIN1ED bit in the DIN Input Processing Register (DINCNT). Note also that this bit can only be changed
when the DRST (DRI reset) bit in the DRI Transfer Control Register (DRITRMCNT) = "0."
Note: If DIN1 changes to the initialization level while the DCPEN (capture enable) bit in the DRI
Data Capture Control Register (DRIDCAPCNT) = "1," the following problems may occur:
1) Erroneous data is taken in by the DRI.
2) Eight data prior to a change to the reset state are not taken in.
14.2 DRI Related Registers
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