參數(shù)資料
型號(hào)： M32192F8TFP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 270/1044頁(yè)
文件大?。?/td> 5857K
代理商： M32192F8TFP
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DMAC
9-46
9
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
9.3.6 Transfer Units
Use the TSZSL (DMA transfer size select) bit to set for each channel the number of bits (8 or 16 bits) to be
transferred in one DMA transfer.
9.3.7 Transfer Counts
Use the DMA Transfer Count Register to set transfer counts for each channel. Transfer can be performed up to
65,536 times. The value of the DMA Transfer Count Register is decremented by one every time one transfer
unit is transferred. In ring buffer mode, the DMA Transfer Count Register operates in free-run mode, with the
value set in it ignored.
9.3.8 Address Space
The address space in which data can be transferred by DMA is 64 Kbytes
× 3 banks of SFR area or internal RAM
area (32192 : H’0080 0000 to H’0082 FFFF, 32195 : H’0080 0000 to H’0080 BFFF, 32196 : H’0080 0000 to H’0081
3FFF) for both source and destination. To set the source and destination addresses on each DMA channel, use the
DMA Source Address Register and DMA Destination Address Register. Note that no transfer over the bank is
carried out. Upon completion of bank transfer to the final address, the bank is to be transferred to the head
address.
9.3.9 Transfer Operation
(1) Dual-address transfer
Irrespective of the size of transfer unit, data is transferred in two bus cycles, one for source read access and
the other for destination write access. (The transfer data is taken into the DMAC’s internal temporary regis-
ter before being transferred.)
(2) Bus protocol and bus timing
Because the bus interface is shared with the CPU, DMA transfer is performed with the same bus protocol
and the same bus timing as when peripheral modules are accessed by the CPU.
(3) Transfer rate
Transfer is performed using a total of three peripheral clock cycles, one cycle to gain control of the bus and
one read and one write cycles to perform one transfer. Therefore, the maximum transfer rate is calculated
by the equation below:
Maximum transfer rate [bytes per second] = 2 bytes
×
1
1/f(BCLK)
× 3 cycles
(4) Address count direction and address changes
The direction in which the source and destination addresses are counted as transfer proceeds (“Address
fixed” or “Address incremental”) is set for each channel using the SADSL (source address direction select)
and DADSL (destination address direction select) bits.
When the transfer size is 16 bits, the address is incremented by two for each DMA transfer performed; when
the transfer size is 8 bits, the address is incremented by one.
Table 9.3.11 Address Count Direction and Address Changes
Address Count Direction
Transfer Unit
Address Change for One DMA
Address fixed
8 bits
0
16 bits
0
Address incremental8 bits
8 bits
+1
16 bits
+2
9.3 Functional Description of the DMAC
相關(guān)PDF資料
PDF描述
M32192F8UWG 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PBGA224
M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
M33230GS-20 32-BIT, 20 MHz, MICROPROCESSOR, CPGA179
M33242SP M33210; M33220; M33230 COMPATIBLE, INTERRUPT CONTROLLER, PDIP64
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
M32192F8TFP#U0 制造商:Renesas Electronics Corporation 功能描述:MCU 32-bit M32R RISC 1024KB Flash 3.3V/5V 144-Pin LQFP
M32192F8VFP 制造商:Renesas Electronics Corporation 功能描述:
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M-322 功能描述:單板計(jì)算機(jī) IND MOTHERBOARD CORE 2 DUO LGA775 ATX RoHS:否 制造商:Ampro By ADLINK 外觀尺寸:EPIC 處理器類(lèi)型:Intel Atom D510 頻率:1.66 GHz 存儲(chǔ)容量:2 GB (max) 存儲(chǔ)類(lèi)型:DDR2, L2 Cache 接口類(lèi)型:Ethernet, PS/2, SATA, Serial, USB 工作電源電壓:5 V, 12 V 功耗:13 W 最大工作溫度:+ 70 C 尺寸:165.1 mm x 114.3 mm
M3220 功能描述:電纜固定件和配件 LTCG PG-16 GRAY With 3174 NUT RoHS:否 制造商:Heyco 類(lèi)型:Cable Grips, Liquid Tight 材料:Nylon 顏色:Black 安裝方法:Cable 最大光束直徑:11.4 mm 抗拉強(qiáng)度:
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