參數(shù)資料
型號： LH7A400N0G000B5
廠商： NXP Semiconductors N.V.
元件分類： 數(shù)學(xué)處理器
英文描述： 32-Bit System-on-Chip
封裝： LH7A400N0F000B5<SOT1020-1 (LFBGA256)|<<http://www.nxp.com/packages/SOT1020-1.html<1<Always Pb-free,;LH7A400N0F076B5<SOT1020-1 (LFBGA256)|<<http://www.nxp.com/packages/SOT
文件頁數(shù)： 34/65頁
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代理商： LH7A400N0G000B5
LH7A400
32-Bit System-on-Chip
34
Rev. 01
—
16 July 2007
Preliminary data sheet
NXP Semiconductors
Table 12. AC Signal Characteristics
SIGNAL
TYPE
LOAD
SYMBOL
MIN.
MAX.
DESCRIPTION
ASYNCHRONOUS MEMORY INTERFACE SIGNALS (+ [wait states
×
HCLK period])
1
Output
50 pF
tRC
4 × tHCLK – 7.0 ns
Output
50 pF
tWC
4 × tHCLK – 7.0 ns
—
—
tWS
tHCLK ns
tDVWE
tHCLK – 6.0 ns
tDHWE
tHCLK – 7.0 ns
tDVBE
tHCLK – 5.0 ns
tDHBE
tHCLK – 7.0 ns
tDSCS
15 ns
tDHCS
0 ns
tDSOE
15 ns
tDHOE
0 ns
tDSBE
15 ns
tDHBE
0 ns
tCS
2 × tHCLK – 3.0 ns
tAVCS
tHCLK – 4.0 ns
tAHCS
tHCLK
SYNCHRONOUS MEMORY INTERFACE SIGNALS
tOVA
tOHA
1.5
3
/1.5
4
ns
Output
50 pF
tOVB
tOHD
1.5ns
tOVD
2 ns
tISD
1.5
3
/2.5
4
ns
tIHD
1.0
3
/1.5
4
ns
tOVCA
2 ns
tOHCA
1.5
3
/2
4
ns
tOVRA
2 ns
tOHRA
1.5
3
/2
4
ns
tOVSDW
2 ns
tOHSDW
1.5
3
/2
4
ns
Output
30 pF
tOVC
2 ns
Output
30 pF
tOVDQ
2 ns
tOVSC
2 ns
tOHSC
1.5
3
/2
4
ns
A[27:0]
4 × tHCLK + 7.5 ns
4 × tHCLK + 7.5 ns
tHCLK ns
tHCLK – 2.0 ns
tHCLK + 2.0 ns
tHCLK – 1.0 ns
tHCLK + 3.0 ns
—
—
—
—
—
—
2 × tHCLK + 3.0 ns
tHCLK
tHCLK + 4.5 ns
Read Cycle Time
Write Cycle Time
Wait State Width
Data Valid to Write Edge (nWE invalid)
Data Hold after Write Edge (nWE invalid)
Data Valid to nBLE Invalid
Data Hold after nBLE Invalid
Data Setup to nCSx Invalid
Data Hold to nCSx Invalid
Data Setup to nOE Invalid
Data Hold to nOE Invalid
Data Setup to nBLE Invalid
Data Hold to nBLE Invalid
nCSx Width
Address Valid to nCSx Valid
Address Hold after nCSx Invalid
D[31:0]
Output
50 pF
Input
—
nCS[7:0]
Output
30 pF
SA[13:0]
Output
50 pF
5.5
3
/7.5
4
ns
Address Valid
Address Hold
Bank Select Valid
Data Hold
Data Valid
Data Setup
Data Hold
CAS Valid
CAS Hold
RAS Valid
RAS Hold
Write Enable Valid
Write Enable Hold
Clock Enable Valid
Data Mask Valid
Synchronous Chip Select Valid
Synchronous Chip Select Hold
SA[17:16]/SB[1:0]
5.5
3
/7.5
4
ns
D[31:0]
Output
50 pF
5.5
3
/7.5
4
ns
Input
nCAS
Output
30 pF
5.5
3
/7.5
4
ns
nRAS
Output
30 pF
5.5
3
/7.5
4
ns
nSWE
Output
30 pF
5.5
3
/7.5
4
ns
SCKE[1:0]
DQM[3:0]
5.5
3
/7.5
4
ns
5.5
3
/7.5
4
ns
5.5
3
/7.5
4
ns
nSCS[3:0]
Output
30 pF
PCMCIA INTERFACE SIGNALS (+ wait states
×
HCLK period)
tOVDREG
tOHDREG
4 × tHCLK – 5 ns
tOVD
tOHD
4 × tHCLK – 5 ns
tISD
tIHD
4 × tHCLK – 5 ns
tOVCE1
tOHCE1
4 × tHCLK – 5 ns
tOVCE2
tOHCE2
4 × tHCLK – 5 ns
tOVOE
tOHOE
3 × tHCLK – 5 ns
tOVWE
tOHWE
3 × tHCLK – 5 ns
tOVPCD
tOHPCD
4 × tHCLK – 5 ns
nPCREG
Output
30 pF
tHCLK
nREG Valid
nREG Hold
Data Valid
Data Hold
Data Setup Time
Data Hold Time
Chip Enable 1 Valid
Chip Enable 1 Hold
Chip Enable 2 Valid
Chip Enable 2 Hold
Output Enable Valid
Output Enable Hold
Write Enable Valid
Write Enable Hold
Card Direction Valid
Card Direction Hold
D[31:0]
Output
50 pF
tHCLK
Input
tHCLK - 10 ns
nPCCE1
Output
30 pF
tHCLK
nPCCE2
Output
30 pF
tHCLK
nPCOE
Output
30 pF
tHCLK + 1 ns
nPCWE
Output
30 pF
tHCLK + 1 ns
PCDIR
Output
30 pF
tHCLK
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