參數(shù)資料
型號： LFE2-12SE-6FN256I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 357 MHz, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁數(shù)： 383/386頁
文件大?。?/td> 3838K
代理商： LFE2-12SE-6FN256I
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3-44
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP2/M Family Data Sheet
LatticeECP2/M sysCONFIG Port Timing Specications
Over Recommended Operating Conditions
Parameter
Description
Min.
Max.
Units
sysCONFIG Byte Data Flow
tSUCBDI
Byte D[0:7] Setup Time to CCLK
7
—
ns
tHCBDI
Byte D[0:7] Hold Time to CCLK
1
—
ns
tCODO
CCLK to DOUT in Flowthrough Mode
—
12
ns
tSUCS
CSN[0:1] Setup Time to CCLK
7
—
ns
tHCS
CSN[0:1] Hold Time to CCLK
1
—
ns
tSUWD
Write Signal Setup Time to CCLK
7
—
ns
tHWD
Write Signal Hold Time to CCLK
1
—
ns
tDCB
CCLK to BUSY Delay Time
—
12
ns
tCORD
CCLK to Out for Read Data
—
12
ns
sysCONFIG Byte Slave Clocking
tBSCH
Byte Slave CCLK Minimum High Pulse
6
—
ns
tBSCL
Byte Slave CCLK Minimum Low Pulse
9
—
ns
tBSCYC
Byte Slave CCLK Cycle Time
15
—
ns
sysCONFIG Serial (Bit) Data Flow
tSUSCDI
DI Setup Time to CCLK Slave Mode
7
—
ns
tHSCDI
DI Hold Time to CCLK Slave Mode
1
—
ns
tCODO
CCLK to DOUT in Flowthrough Mode
—
12
ns
sysCONFIG Serial Slave Clocking
tSSCH
Serial Slave CCLK Minimum High Pulse
6
—
ns
tSSCL
Serial Slave CCLK Minimum Low Pulse
6
—
ns
sysCONFIG POR, Initialization and Wake-up
tICFG
Minimum Vcc to INITN High
—
28
ms
tVMC
Time from tICFG to Valid Master CCLK
—
2
us
tPRGMRJ
PROGRAMN Pin Pulse Rejection
—
8
ns
tPRGM
PROGRAMN Low Time to Start Conguration
25
—
ns
tDINIT
PROGRAMN High to INITN High Delay
—
1
ms
tDPPINIT
Delay Time from PROGRAMN Low to INITN Low
—
37
ns
tDPPDONE
Delay Time from PROGRAMN Low to DONE Low
—
37
ns
tIODISS
User I/O Disable from PROGRAMN Low
—
35
ns
tIOENSS
User I/O Enabled Time from CCLK Edge During Wake-up Sequence
—
25
ns
tMWC
Additional Wake Master Clock Signals after DONE Pin High
120
—
cycles
sysCONFIG SPI Port
tCFGX
INITN High to CCLK Low
—
1
s
tCSSPI
INITN High to CSSPIN Low
—
2
us
tCSCCLK
CCLK Low before CSSPIN Low
0
—
ns
tSOCDO
CCLK Low to Output Valid
—
15
ns
tSOE
CSSPIN[0:1] Active Setup Time
300
—
ns
tCSPID
CSSPIN[0:1] Low to First CCLK Edge Setup Time
300+3cyc
600+6cyc
ns
fMAXSPI
Max. CCLK Frequency - SPI Flash Read Opcode (0x03)
(SPIFASTN = 1)
—
20
MHz
Max. CCLK Frequency - SPI Flash Fast Read Opcode (0x0B)
(SPIFASTN = 0)
—
50
MHz
相關(guān)PDF資料
PDF描述
LFSCM3GA80EP1-6FCN1704C
LFSC3GA15E-6FN256I
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LFE212SE-6FN256I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
LFE2-12SE-6FN484C 功能描述:FPGA - 現(xiàn)場可編程門陣列 12K LUTs S-Series 1.1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFE212SE-6FN484C 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
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LFE212SE-6FN484I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
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