參數(shù)資料
型號(hào)： LFE2-12SE-6FN256I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類(lèi)： FPGA
中文描述： FPGA, 357 MHz, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁(yè)數(shù)： 379/386頁(yè)
文件大?。?/td> 3838K
代理商： LFE2-12SE-6FN256I
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3-40
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP2/M Family Data Sheet
SERDES High Speed Data Receiver (LatticeECP2M Family Only)
Table 3-11. Serial Input Data Specications
Input Data Jitter Tolerance
A receiver’s ability to tolerate incoming signal jitter is very dependent on jitter type. High speed serial interface stan-
dards have recognized the dependency on jitter type and have recently modied specications to indicate toler-
ance levels for different jitter types as they relate to specic protocols (e.g. FC, etc.). Sinusoidal jitter is considered
to be a worst case jitter type.
Table 3-12. Receiver Total Jitter Tolerance Specication
1
Table 3-13. Periodic Receiver Jitter Tolerance Specication
1
Symbol
Description
Min.
Typ.
Max.
Units
RX-CIDS
Stream of nontransitions
1
(CID = Consecutive Identical Digits) @ 10
-12 BER
7 @ 3.125 Gbps
20 @ 1.25 Gbps
Bits
VRX-DIFF-S
Differential input sensitivity
100
—
mV, p-p
VRX-IN
Input levels
0
—
VCCRX + 0.8
V
VRX-CM-DC
Input common mode range (DC coupled)
0.5
—
1.2
V
VRX-CM-AC
Input common mode range (AC coupled)
3
0
—
1.5
V
TRX-RELOCK CDR re-lock time
2
—
3000
Bits
ZRX-TERM
Input termination 50/75 Ohm/High Z
—
50
Ohms
RLRX-RL
Return loss (without package)
—
9
—
dB
1. This is the number of bits allowed without a transition on the incoming data stream when using DC coupling.
2. This is the typical number of bit times to re-lock to a new phase or frequency within +/- 300 ppm, assuming 8b10b encoded data.
3. AC coupling is used to interface to LVPECL and LVDS.
Description
Frequency
Condition
Min.
Typ.
Max.
Units
Deterministic
3.125 Gbps
600 mV differential eye
—
0.54
UI, p-p
Random
600 mV differential eye
—
0.26
UI, p-p
Total
600 mV differential eye
—
0.80
UI, p-p
Deterministic
2.5 Gbps
600 mV differential eye
—
0.61
UI, p-p
Random
600 mV differential eye
—
0.22
UI, p-p
Total
600 mV differential eye
—
0.81
UI, p-p
Deterministic
1.25 Gbps
600 mV differential eye
—
0.53
UI, p-p
Random
600 mV differential eye
—
0.22
UI, p-p
Total
600 mV differential eye
—
0.80
UI, p-p
Deterministic
250 Mbps
2
600 mV differential eye
—
0.42
UI, p-p
Random
600 mV differential eye
—
0.10
UI, p-p
Total
600 mV differential eye
—
0.60
UI, p-p
1. Values are measured with PRBS 2
7-1, all channels operating, FPGA Logic active, I/Os around SERDES pins quiet, voltages are nominal,
room temperature.
2. Jitter specication is limited by measurement equipment capability.
Description
Frequency
Condition
Min.
Typ.
Max.
Units
Periodic
3.125 Gbps 600 mV differential eye
—
0.20
UI, p-p
2.5 Gbps
600 mV differential eye
—
0.22
UI, p-p
1.25 Gbps
600 mV differential eye
—
0.20
UI, p-p
250 Mbps
2
600 mV differential eye
—
0.08
UI, p-p
1. Values are measured with PRBS 2
7-1, all channels operating.
2. Jitter specication is limited by measurement equipment capability.
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PDF描述
LFSCM3GA80EP1-6FCN1704C
LFSC3GA15E-6FN256I
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
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參數(shù)描述
LFE212SE-6FN256I 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
LFE2-12SE-6FN484C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 12K LUTs S-Series 1.1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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LFE212SE-6FN484I 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
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