參數(shù)資料
型號(hào)： LFE2-12SE-6FN256I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 357 MHz, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁(yè)數(shù)： 333/386頁(yè)
文件大小： 3838K
代理商： LFE2-12SE-6FN256I
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2-47
Architecture
Lattice Semiconductor
LatticeECP2/M Family Data Sheet
Each Transmit and Receive channel has its independent power supplies. The Output and Input buffers of each
channel also have their own independent power supplies. In addition, there are separate power supplies for PLL,
terminating resistor per quad.
Figure 2-40. Simplied Channel Block Diagram for SERDES and PCS
PCS
As shown in Figure 2-40, the PCS receives the parallel digital data from the deserializer receivers and adjusts the
polarity, detects, byte boundary, decodes (8b/10b) and provides Clock Tolerance Compensation (CTC) FIFO for
changing the clock domain from receiver clock to the FPGA Clock.
For the transmit channel, the PCS block receives the parallel data from the FPGA core, encodes it with 8b/10b,
adjusts the polarity and passes the 8/10 bit data to the transmit SERDES channel.
The PCS also provides bypass modes that allow a direct 8-bit or 10-bit interface from the SERDES to the FPGA
logic. The PCS interface to FPGA can also be programmed to run at 1/2 speed for a 16-bit or 20-bit interface to the
FPGA logic.
SCI (SERDES Client Interface) Bus
The SERDES Client Interface (SCI) is a soft IP interface that allow the SERDES/PCS Quad block to be controlled
by registers as opposed to the conguration memory cells. It is a simple register conguration interface.
The ispLEVER design tools from Lattice support all modes of the PCS. Most modes are dedicated to applications
associated with a specic industry standard data protocol. Other more general purpose modes allow users to
dene their own operation. With ispLEVER, the user can dene the mode for each quad in a design.
Popular standards such as 10Gb Ethernet and x4 PCI-Express and 4x Serial RapidIO can be implemented using
IP (provided by Lattice), a single quad (Four SERDES channels and PCS) and some additional logic from the core.
For further information about SERDES, please see the list of additional technical documentation at the end of this
data sheet.
Deserializer
1:8/1:10
Polarity
Adjust
Equalizer
Byte Boundary
Detect, 8b/10b
Decoder
CTC
FIFO
Down
Sample
FIFO
Up
Sample
FIFO
8b/10b
Encoder
Polarity
Adjust
Serializer
TX PLL
FPGA Transmit Clock
Recovered Clock
RX REFCLK
FPGA Receive Clock
To FPGA Core
Transmit
Receiver
8/10 bits or
16/20 bits
Transmit Data
Elastic Buffer
Read Clock
16/20 bits
Receive Data
From Transmit PLL
(In Common Block)
SERDES (Analog)
PCS (Digital)
8:1/10:1
TX REFCLK
相關(guān)PDF資料
PDF描述
LFSCM3GA80EP1-6FCN1704C
LFSC3GA15E-6FN256I
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LFE212SE-6FN256I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
LFE2-12SE-6FN484C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 12K LUTs S-Series 1.1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFE212SE-6FN484C 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
LFE2-12SE-6FN484I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 12K LUTs S-Ser 1.2V -6 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFE212SE-6FN484I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet
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