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參數(shù)資料
| 型號： | LFE2-12SE-6FN256I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 357 MHz, PBGA256 |
| 封裝： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件頁數(shù)： | 334/386頁 |
| 文件大?。?/td> | 3838K |
| 代理商： | LFE2-12SE-6FN256I |
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2-48
Architecture
Lattice Semiconductor
LatticeECP2/M Family Data Sheet
IEEE 1149.1-Compliant Boundary Scan Testability
All LatticeECP2/M devices have boundary scan cells that are accessed through an IEEE 1149.1 compliant Test
Access Port (TAP). This allows functional testing of the circuit board, on which the device is mounted, through a
serial scan path that can access all critical logic nodes. Internal registers are linked internally, allowing test data to
be shifted in and loaded directly onto test nodes, or test data to be captured and shifted out for verication. The test
access port consists of dedicated I/Os: TDI, TDO, TCK and TMS. The test access port has its own supply voltage
VCCJ and can operate with LVCMOS3.3, 2.5, 1.8, 1.5 and 1.2 standards.
For more details on boundary scan test, please see information regarding additional technical documentation at
the end of this data sheet.
Device Conguration
All LatticeECP2/M devices contain two ports that can be used for device conguration. The Test Access Port (TAP),
which supports bit-wide conguration, and the sysCONFIG port, support both byte-wide and serial conguration,
including the standard SPI Flash interface. The TAP supports both the IEEE Standard 1149.1 Boundary Scan spec-
ication and the IEEE Standard 1532 In- System Conguration specication. The sysCONFIG port is a 20-pin inter-
face with six I/Os used as dedicated pins with the remainder used as dual-use pins. See TN1108, LatticeECP2/M
sysCONFIG Usage Guide for more information about using the dual-use pins as general purpose I/Os.
On power-up, the FPGA SRAM is ready to be congured using the selected sysCONFIG port. Once a conguration
port is selected, it will remain active throughout that conguration cycle. The IEEE 1149.1 port can be activated any
time after power-up by sending the appropriate command through the TAP port.
Enhanced Conguration Option
LatticeECP2/M devices have enhanced conguration features such as: decryption support, TransFR I/O and
dual boot image support.
1.
Decryption Support
LatticeECP2/M devices provide on-chip, One Time Programmable (OTP) non-volatile key storage to support
decryption of a 128-bit AES encrypted bitstream, securing designs and deterring design piracy.
2.
TransFR (Transparent Field Reconguration)
TransFR I/O (TFR) is a unique Lattice technology that allows users to update their logic in the eld without
interrupting system operation using a single ispVM
command. TransFR I/O allows I/O states to be frozen dur-
ing device conguration. This allows the device to be eld updated with a minimum of system disruption and
downtime. See TN1087, Minimizing System Interruption During Conguration Using TransFR Technology, for
details.
3.
Dual Boot Image Support
Dual boot images are supported for applications requiring reliable remote updates of conguration data for the
system FPGA. After the system is running with a basic conguration, a new boot image can be downloaded
remotely and stored in a separate location in the conguration storage device. Any time after the update the
LatticeECP2/M can be re-booted from this new conguration le. If there is a problem, such as corrupt data
during download or incorrect version number with this new boot image, the LatticeECP2/M device can revert
back to the original backup conguration and try again. This all can be done without power cycling the system.
For more information about device conguration, please see the list of additional technical documentation at the
end of this data sheet.
Software Error Detect (SED) Support
LatticeECP2/M devices have dedicated logic to perform CRC checks. During conguration, the conguration data
bitstream can be checked with the CRC logic block. In addition, the LatticeECP2 device can also be programmed
for checking soft errors (SED) in SRAM. This SED operation can be run in the background during user mode. If a
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFSCM3GA80EP1-6FCN1704C | |
| LFSC3GA15E-6FN256I | |
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| LFXP2-17E-7F484C | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFE212SE-6FN256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
| LFE2-12SE-6FN484C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 12K LUTs S-Series 1.1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFE212SE-6FN484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
| LFE2-12SE-6FN484I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 12K LUTs S-Ser 1.2V -6 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFE212SE-6FN484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
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