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參數(shù)資料
| 型號： | LFE2-12SE-6FN256I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 357 MHz, PBGA256 |
| 封裝： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件頁數(shù)： | 328/386頁 |
| 文件大?。?/td> | 3838K |
| 代理商： | LFE2-12SE-6FN256I |
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2-43
Architecture
Lattice Semiconductor
LatticeECP2/M Family Data Sheet
sets of single-ended input buffers (both ratioed and referenced). One of the referenced input buffers can also
be congured as a differential input.
The two pads in the pair are described as “true” and “comp”, where the true pad is associated with the positive
side of the differential input buffer and the comp (complementary) pad is associated with the negative side of
the differential input buffer.
3.
Left and Right (Banks 2, 3, 6 and 7) sysI/O Buffer Pairs (50% Differential and 100% Single-Ended Out-
puts)
The sysI/O buffer pairs in the left and right banks of the device consist of two single-ended output drivers, two
sets of single-ended input buffers (both ratioed and referenced) and one differential output driver. One of the ref-
erenced input buffers can also be congured as a differential input. In these banks the two pads in the pair are
described as “true” and “comp”, where the true pad is associated with the positive side of the differential I/O, and
the comp (complementary) pad is associated with the negative side of the differential I/O.
LVDS differential output drivers are available on 50% of the buffer pairs on the left and right banks.
4.
Bank 8 sysI/O Buffer Pairs (Single-Ended Outputs, Only on Shared Pins When Not Used by Congura-
tion)
The sysI/O buffers in Bank 8 consist of single-ended output drivers and single-ended input buffers (both ratioed
and referenced). The referenced input buffer can also be congured as a differential input.
The two pads in the pair are described as “true” and “comp”, where the true pad is associated with the positive
side of the differential input buffer and the comp (complementary) pad is associated with the negative side of the
differential input buffer.
In LatticeECP2 devices, only the I/Os on the bottom banks have programmable PCI clamps. In LatticeECP2M
devices, the I/Os on the left and bottom banks have programmable PCI clamps.
Typical sysI/O I/O Behavior During Power-up
The internal power-on-reset (POR) signal is deactivated when VCC, VCCIO8 and VCCAUX have reached satisfactory
levels. After the POR signal is deactivated, the FPGA core logic becomes active. It is the user’s responsibility to
ensure that all other VCCIO banks are active with valid input logic levels to properly control the output logic states of
all the I/O banks that are critical to the application. For more information about controlling the output logic state with
valid input logic levels during power-up in LatticeECP2/M devices, see the list of additional technical documentation
at the end of this data sheet.
The VCC and VCCAUX supply the power to the FPGA core fabric, whereas the VCCIO supplies power to the I/O buff-
ers. In order to simplify system design while providing consistent and predictable I/O behavior, it is recommended
that the I/O buffers be powered-up prior to the FPGA core fabric. VCCIO supplies should be powered-up before or
together with the VCC and VCCAUX supplies.
Supported sysI/O Standards
The LatticeECP2/M sysI/O buffer supports both single-ended and differential standards. Single-ended standards
can be further subdivided into LVCMOS, LVTTL and other standards. The buffers support the LVTTL, LVCMOS
1.2V, 1.5V, 1.8V, 2.5V and 3.3V standards. In the LVCMOS and LVTTL modes, the buffer has individual congura-
tion options for drive strength, bus maintenance (weak pull-up, weak pull-down, or a bus-keeper latch) and open
drain. Other single-ended standards supported include SSTL and HSTL. Differential standards supported include
LVDS, MLVDS, BLVDS, LVPECL, RSDS, differential SSTL and differential HSTL. Tables 2-13 and 2-14 show the I/
O standards (together with their supply and reference voltages) supported by LatticeECP2/M devices. For further
information about utilizing the sysI/O buffer to support a variety of standards please see the the list of additional
technical information at the end of this data sheet.
相關PDF資料 |
PDF描述 |
|---|---|
| LFSCM3GA80EP1-6FCN1704C | |
| LFSC3GA15E-6FN256I | |
| LFSCM3GA40EP1-5FFN1020I | |
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LFE212SE-6FN256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
| LFE2-12SE-6FN484C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 12K LUTs S-Series 1.1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFE212SE-6FN484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
| LFE2-12SE-6FN484I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 12K LUTs S-Ser 1.2V -6 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFE212SE-6FN484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP2/M Family Data Sheet |
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