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參數(shù)資料
| 型號： | K4B4G0846B-MCF80 |
| 元件分類： | DRAM |
| 英文描述： | 512M X 8 DDR DRAM, 0.3 ns, PBGA78 |
| 封裝： | HALOGEN FREE AND ROHS COMPLIANT, FBGA-78 |
| 文件頁數(shù)： | 26/59頁 |
| 文件大小： | 1079K |
| 代理商： | K4B4G0846B-MCF80 |
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Rev. 1.0 March 2009
DDP 4Gb DDR3 SDRAM
K4B4G0446B
K4B4G0846B
[ Table 32 ] IDD0 Measurement - Loop Pattern1
Note :
1. DM must be driben LOW all the time. DQS, DQS are MID-LEVEL.
2. DQ signals are MID-LEVEL.
CK
/C
K
CKE
Su
b-
Loo
p
Cycle
Num
b
er
Com
m
an
d
CS
RAS
CAS
WE
OD
T
BA
[2
:0
]
A[
15:1
1]
A[10
]
A[9:
7]
A[6:
3]
A[2:
0]
Dat
a
2 )
toggling
St
at
ic
H
ig
h
0
ACT
0
011
0
0
00
000
0
-
1,2
D, D
1
000
0
0
00
000
0
-
3,4
D, D
1
111
0
0
00
000
0
-
...
repeat pattern 1...4 until nRAS - 1, truncate if necessary
nRAS
PRE
0
1
0
0
00
000
0
-
...
repeat pattern 1...4 until nRC - 1, truncate if necessary
1*nRC + 0
ACT
0
1
0
0
00
0
F
0-
1*nRC + 1, 2
D, D
1
0
0
00
0
F
0-
1*nRC + 3, 4
D, D
1
111
0
0
00
0
F
0-
...
repeat pattern 1...4 until 1*nRC + nRAS - 1, truncate if necessary
1*nRC + nRAS
PRE
0
1
0
0
00
0
F
0
...
repeat 1...4 until 2*nRC - 1, truncate if necessary
1
2*nRC
repeat Sub-Loop 0, use BA[2:0] = 1 instead
2
4*nRC
repeat Sub-Loop 0, use BA[2:0] = 2 instead
3
6*nRC
repeat Sub-Loop 0, use BA[2:0] = 3 instead
4
8*nRC
repeat Sub-Loop 0, use BA[2:0] = 4 instead
5
10*nRC
repeat Sub-Loop 0, use BA[2:0] = 5 instead
6
12*nRC
repeat Sub-Loop 0, use BA[2:0] = 6 instead
7
14*nRC
repeat Sub-Loop 0, use BA[2:0] = 7 instead
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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