參數(shù)資料
型號： ADSP-BF561
廠商： Analog Devices, Inc.
元件分類： 通用總線功能
英文描述： Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70
中文描述： 嵌入式Blackfin處理器的對稱多處理器
文件頁數(shù)： 34/52頁
文件大小： 508K
代理商： ADSP-BF561
Rev. PrC
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Page 34 of 52
|
April 2004
ADSP-BF561
Preliminary Technical Data
Serial Peripheral Interface (SPI) Port—Master Timing
Table 25
and
Figure 16
describe SPI port master operations.
Table 25. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
t
SSPIDM
Data input valid to SCK edge (data input setup)
TBD
ns
t
HSPIDM
SCK sampling edge to data input invalid
TBD
ns
Switching Characteristics
t
SDSCIM
SPISELx low to first SCK edge
2t
SCLK
-1.5
ns
t
SPICHM
Serial clock high period
2t
SCLK
-1.5
ns
t
SPICLM
Serial clock low period
2t
SCLK
-1.5
ns
t
SPICLK
Serial clock period
4t
SCLK
-1.5
ns
t
HDSM
Last SCK edge to SPISELx high
2t
SCLK
-1.5
ns
t
SPITDM
Sequential transfer delay
2t
SCLK
-1.5
ns
t
DDSPIDM
SCK edge to data out valid (data out delay)
TBD
TBD
ns
t
HDSPIDM
SCK edge to data out invalid (data out hold)
TBD
TBD
ns
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PDF描述
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