參數(shù)資料
型號(hào)： ADSP-BF561
廠商： Analog Devices, Inc.
元件分類： 通用總線功能
英文描述： Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70
中文描述： 嵌入式Blackfin處理器的對稱多處理器
文件頁數(shù)： 27/52頁
文件大小： 508K
代理商： ADSP-BF561
ADSP-BF561
Preliminary Technical Data
Rev. PrC
|
Page 27 of 52
|
April 2004
External Port Bus Request and Grant Cycle Timing
Table 17
and
Figure 11
describe external port bus request and
bus grant operations.
Table 17. External Port Bus Request and Grant Cycle Timing
Parameter
, 1, 2
Min
Max
Unit
Timing Requirements
t
BS
BR asserted to CLKOUT high setup
4.6
ns
t
BH
CLKOUT high to BR de-asserted hold time
0.0
ns
Switching Characteristics
t
SD
CLKOUT low to SMS, address, and RD/WR disable
4.5
ns
t
SE
CLKOUT low to SMS, address, and RD/WR enable
4.5
ns
t
DBG
CLKOUT high to BG asserted setup
3.6
ns
t
EBG
CLKOUT high to BG de-asserted hold time
3.6
ns
t
DBH
CLKOUT high to BGH asserted setup
3.6
ns
t
EBH
CLKOUT high to BGH de-asserted hold time
3.6
ns
1
These are preliminary timing parameters that are based on worst-case operating conditions.
2
The pad loads for these timing parameters are 20 pF.
Figure 11. External Port Bus Request and Grant Cycle Timing
t
BH
ADDR25-2
ABE3-0
AMSx
CLKOUT
t
BS
t
SD
t
SD
t
SD
t
DBG
t
DBH
t
SE
t
SE
t
SE
t
EBG
t
EBH
BG
AWE
ARE
BGH
BR
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PDF描述
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