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參數資料
| 型號： | VT8231 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | 晶體 |
| 英文描述： | CRYSTAL 8.00MHZ 18PF SMD |
| 中文描述： | 南橋伏特，PC99柔順 |
| 文件頁數： | 126/132頁 |
| 文件大?。?/td> | 1210K |
| 代理商： | VT8231 |
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VT8231
Preliminary Revision 0.8
October 29, 1999
-
120-
Functional Descriptions
7HFKQRORJLHV,QF
:H &RQQHFW
F
UNCTIONAL
D
ESCRIPTIONS
Power Management
P
o
wer Management Subsystem Overview
The power management function of the VT8231 is indicated in
the following block diagram:
7+50
3RZHU
3ODQH DQG
6\VWHP
&RQWURO
*3
*OREDO
6WDQGE\
7LPHU
6/3%71
5,
60, $UELWHU
6OHHS:DNH
6WDWH
0DFKLQH
60,
6&,
/HJDF\ 2QO\ (YHQW /RJLF
$&3, /HJDF\ (YHQW /RJLF
$&3, 2QO\ (YHQW /RJLF
60, (YHQWV
6&,60, (YHQWV
:DNHXS (YHQWV
'HF
&38
673&/.
DQG &ON*HQ
&RQWURO
*3
'HYLFH
,GOH
7LPHU
8VHU
,QWHUIDFH
+DUGZDUH
(YHQWV
57&
6&,B(1
$&3, /HJDF\ *HQHULF &RQWURO )HDWXUHV
$&3, /HJDF\ )L[HG &RQWURO )HDWXUHV
30 7LPHU
6&, $UELWHU
%XV
0DVWHU
3ULPDU\
(YHQWV
86% UHVXPH
/,'
*3,2
+DUGZDUH
0RQLWRULQJ
Figure 6. Power Management Subsystem Block Diagram
Refer to ACPI Specification v1.0 and APM specification v1.2
for additional information.
Processor Bus States
The VT8231 supports the complete set of C0 to C3 processor
states as specified in the Advanced Configuration and Power
Interface (ACPI) specification (and defined in ACPI I/O space
Registers 10-15):
C0:
C1:
C2:
Normal Operation
CPU Halt (controlled by software).
Stop Clock. Entered when the P_LVL2 register is
read. The STPCLK# signal is asserted to put the
processor in the Stop Grant State. The CPUSTP#
signal is not asserted so that host clocks remain
running. To exit this state, the chip negates
STPCLK#.
Suspend. Entered when the P_LVL3 register is read.
In addition to STPCLK# assertion as in the C2 state,
the SUSST1# (suspend status 1) signal is asserted to
tell the north bridge to switch to
“
Suspend DRAM
Refresh
”
mode based on the 32KHz suspend clock
(SUSCLK) provided by the VT8231. If the
HOST_STP bit is enabled, then CPUSTP# is also
asserted to stop clock generation and put the CPU
into Stop Clock State. To exit this state, the chip
negates CPUSTP# and allows time for the processor
PLL to lock. Then the SUSST1# and STPCLK#
signals are negated to resume to normal operation.
C3:
During normal operation, two mechanisms are provided to
modulate CPU execution and control power consumption by
throttling the duty cycle of STPCLK#:
a.
Setting the THT_EN bit to 1, the duty cycle
defined in THT_DTY (IO space Rx10) is used.
b.
THRM# pin assertion enables automatic clock
throttling with duty cycle pre-configured in
THM_DTY (PCI configuration Rx4C).
相關PDF資料 |
PDF描述 |
|---|---|
| VT82885(24DIP) | Real-Time Clock |
| VT82885(28PLCC) | Real-Time Clock |
| VT82887 | Real-Time Clock |
| VT82885 | Real Time Clock |
| VT82C42 | VT82C42 Keyboard Controller |
相關代理商/技術參數 |
參數描述 |
|---|---|
| VT82885 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:electrical characteristics, bus timing and pin descriptions follows. |
| VT82885(24DIP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Real-Time Clock |
| VT82885(28PLCC) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Real-Time Clock |
| VT82887 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Real Time Clock |
| VT82A192 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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