參數(shù)資料
型號(hào): UPSD3253B-40T6
廠商: STMICROELECTRONICS
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP52
封裝: PLASTIC, TQFP-52
文件頁數(shù): 86/189頁
文件大?。?/td> 1638K
代理商: UPSD3253B-40T6
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Obsolete
Product(s)
- Obsolete
Product(s)
DC and AC parameters
UPSD3254A, UPSD3254BV, UPSD3253B, UPSD3253BV
176/189
Table 131.
CPLD macrocell asynchronous clock mode timing (5 V devices)
Symbol
Parameter
Conditions
Min
Max
PT
aloc
Turbo
off
Slew
rate
Unit
fMAXA
Maximum frequency
external feedback
1/(tSA+tCOA)38.4
MHz
Maximum frequency
internal feedback (fCNTA)
1/(tSA+tCOA
10)
62.5
MHz
Maximum frequency
pipelined data
1/(tCHA+tCLA)71.4
MHz
tSA
Input setup time
7
+ 2
+ 10
ns
tHA
Input hold time
8
ns
tCHA
Clock input high time
9
+ 10
ns
tCLA
Clock input low time
9
+ 10
ns
tCOA
Clock to output delay
21
+ 10
– 2
ns
tARDA
CPLD array delay
Any macrocell
11
+ 2
ns
tMINA
Minimum clock period
1/fCNTA
16
ns
Table 132.
CPLD macrocell asynchronous clock mode timing (3 V devices)
Symbol
Parameter
Conditions
Min.
Max.
PT
aloc
Turbo
off
Slew
rate
Unit
fMAXA
Maximum frequency
external feedback
1/(tSA+tCOA)21.7
MHz
Maximum frequency
internal feedback
(fCNTA)
1/(tSA+tCOA
10)
27.8
MHz
Maximum frequency
pipelined data
1/(tCHA+tCLA)33.3
MHz
tSA
Input setup time
10
+ 4
+ 20
ns
tHA
Input hold time
12
ns
tCHA
Clock input high time
17
+ 20
ns
tCLA
Clock input low time
13
+ 20
ns
tCOA
Clock to output delay
36
+ 20
– 6
ns
tARD
CPLD array delay
Any macrocell
25
+ 4
ns
tMINA
Minimum clock period
1/fCNTA
36
ns
相關(guān)PDF資料
PDF描述
UPSD3334D-40U6 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP80
US1001FL 0.5 A, 100 V, SILICON, SIGNAL DIODE
US1A-HE3 1 A, 50 V, SILICON, SIGNAL DIODE, DO-214AC
US1B-HE3 1 A, 100 V, SILICON, SIGNAL DIODE, DO-214AC
US1G-HE3 1 A, 400 V, SILICON, SIGNAL DIODE, DO-214AC
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參數(shù)描述
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