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參數(shù)資料
| 型號： | SYM53C896 |
| 廠商： | LSI CORP |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI to Dual Channel Ultra2 SCSI Multifunction Controller(PCI與雙通道Ultra2 SCSI連接多功能控制器) |
| 中文描述： | SCSI BUS CONTROLLER, PBGA329 |
| 封裝： | 31 X 31 MM, 1.27 MM PITCH, PLASTIC, BGA-329 |
| 文件頁數(shù)： | 65/360頁 |
| 文件大?。?/td> | 3297K |
| 代理商： | SYM53C896 |
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SCSI Functional Description
2-39
so that the SYM53C896 may respond as an initiator or as a target. If only
selection is enabled, the SYM53C896 cannot be reselected as an
initiator. There are also status and interrupt bits in the
SCSI Interrupt
Status Zero (SIST0)
and
SCSI Interrupt Enable Zero (SIEN0)
registers,
respectively, indicating that the SYM53C896 has been selected (bit 5)
and reselected (bit 4).
2.2.15 Synchronous Operation
The SYM53C896 can transfer synchronous SCSI data in both the
initiator and target modes. The
SCSI Transfer (SXFER)
register controls
both the synchronous offset and the transfer period. It may be loaded by
the CPU before SCRIPTS execution begins, from within SCRIPTS using
a Table Indirect I/O instruction, or with a Read-Modify-Write instruction.
The SYM53C896 can receive data from the SCSI bus at a synchronous
transfer period as short as 25 ns, regardless of the transfer period used
to send data. The SYM53C896 can receive data at one-fourth of the
divided SCLK frequency. Depending on the SCLK frequency, the
negotiated transfer period, and the synchronous clock divider, the
SYM53C896 can send synchronous data at intervals as short as 25 ns
for Ultra2 SCSI, 50 ns for Ultra SCSI, 100 ns for fast SCSI and 200 ns
for SCSI-1.
2.2.15.1 Determining the Data Transfer Rate
Synchronous data transfer rates are controlled by bits in two different
registers of the SYM53C896. Following is a brief description of the bits.
Figure 2.7
illustrates the clock division factors used in each register, and
the role of the register bits in determining the transfer rate.
2.2.15.2
SCSI Control Three (SCNTL3)
Register, bits [6:4] (SCF[2:0])
The SCF[2:0] bits select the factor by which the frequency of SCLK is
divided before being presented to the synchronous SCSI control logic.
The output from this divider controls the rate at which data can be
received. This rate must not exceed 160 MHz. The receive rate of
synchronous SCSI data is one-fourth of the SCF divider output. For
example, if SCLK is 160 MHz and the SCF value is set to divide by one,
then the maximum rate at which data can be received is 40 MHz
(160/(1*4) = 40).
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