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參數(shù)資料
| 型號(hào)： | SYM53C896 |
| 廠商： | LSI CORP |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI to Dual Channel Ultra2 SCSI Multifunction Controller(PCI與雙通道Ultra2 SCSI連接多功能控制器) |
| 中文描述： | SCSI BUS CONTROLLER, PBGA329 |
| 封裝： | 31 X 31 MM, 1.27 MM PITCH, PLASTIC, BGA-329 |
| 文件頁(yè)數(shù)： | 211/360頁(yè) |
| 文件大?。?/td> | 3297K |
| 代理商： | SYM53C896 |
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SCSI Registers
4-101
PMJCTL
Jump Control
This bit controls which decision mechanism is used when
jumping on phase mismatch. When this bit is cleared the
SYM53C896 will use jump address one
Phase Mismatch
Jump Address 1 (PMJAD1)
when the WSR bit is cleared
and jump address two
Phase Mismatch Jump Address 2
(PMJAD2)
when the WSR bit is set. When this bit is set
the SYM53C896 will use jump address one (PMJAD1) on
data out (data out, command, message out) transfers and
jump address two (PMJAD2) on data in (data in, status,
message in) transfers. Note that the phase referred to
here is the phase encoded in the block move SCRIPTS
instruction, not the phase on the SCSI bus that caused
the phase mismatch.
6
ENNDJ
Enable Jump On Nondata Phase Mismatches
This bit controls whether or not a jump is taken during a
nondata phase mismatch (i.e. message in, message out,
status, or command). When this bit is cleared, jumps will
only be taken on data in or data out phases and a phase
mismatch interrupt will be generated for all other phases.
When this bit is set, jumps will be taken regardless of the
phase in the block move. Note that the phase referred to
here is the phase encoded in the block move SCRIPTS
instruction, not the phase on the SCSI bus that caused
the phase mismatch.
5
DISFC
Disable Auto FIFO Clear
This bit controls whether or not the FIFO is automatically
cleared during a data out phase mismatch. When set,
data in the DMA FIFO as well as data in the
SCSI Output
Data Latch (SODL)
and SODR (a hidden buffer register
which is not accessible) registers will not be cleared after
calculations on them are complete. When cleared, the
DMA FIFO, SODL and SODR will automatically be
cleared. This bit also disables the enhanced flushing
mechanism.
4
R
Reserved
[3:2]
DILS
Disable Internal Load/Store
This bit controls whether or not Load/Store data transfers,
in which the source/destination is located in SCRIPTS
RAM, generate external PCI cycles.
1
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