參數(shù)資料
型號： SYM53C896
廠商： LSI CORP
元件分類： 總線控制器
英文描述： PCI to Dual Channel Ultra2 SCSI Multifunction Controller(PCI與雙通道Ultra2 SCSI連接多功能控制器)
中文描述： SCSI BUS CONTROLLER, PBGA329
封裝： 31 X 31 MM, 1.27 MM PITCH, PLASTIC, BGA-329
文件頁數(shù)： 52/360頁
文件大?。?/td> 3297K
代理商： SYM53C896
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2-26
Functional Description
Table 2.3
Bits Used for Parity Control and Generation
Bit Name
Location
Description
Assert SATN/ on Parity
Errors
SCSI Control Zero
(SCNTL0)
, Bit 1
Causes the SYM53C896 to automatically assert SATN/
when it detects a SCSI parity error while operating as
an initiator.
Enable Parity
Checking
SCSI Control Zero
(SCNTL0)
, Bit 3
Enables the SYM53C896 to check for parity errors.
The SYM53C896 checks for odd parity.
Assert Even SCSI Parity
SCSI Control One
(SCNTL1)
, Bit 2
Determines the SCSI parity sense generated by the
SYM53C896 to the SCSI bus.
Disable Halt on SATN/
or a Parity Error (Target
Mode Only)
SCSI Control One
(SCNTL1)
, Bit 5
Causes the SYM53C896 not to halt operations when a
parity error is detected in target mode.
Enable Parity Error
Interrupt
SCSI Interrupt
Enable Zero
(SIEN0)
, Bit 0
Determines whether the SYM53C896 generates an
interrupt when it detects a SCSI parity error.
Parity Error
SCSI Interrupt
Status Zero
(SIST0)
, Bit 0
This status bit is set whenever the SYM53C896 detects
a parity error on the SCSI bus.
Status of SCSI
Parity Signal
SCSI Status Zero
(SSTAT0)
, Bit 0
This status bit represents the active high current state
of the SCSI SDP0 parity signal.
SCSI SDP1 Signal
SCSI Status Two
(SSTAT2)
, Bit 0
This bit represents the active high current state of the
SCSI SDP1 parity signal.
Latched SCSI Parity
SCSI Status Two
(SSTAT2)
, Bit 3
SCSI Status One
(SSTAT1)
, Bit 3
These bits reflect the SCSI odd parity signal
corresponding to the data latched into the
SCSI Input
Data Latch (SIDL)
register.
Master Parity Error
Enable
Chip Test Four
(CTEST4)
, Bit 3
Enables parity checking during PCI master data
phases.
Master Data Parity Error
DMA Status
(DSTAT)
, Bit 6
Set when the SYM53C896, as a PCI master, detects a
target device signaling a parity error during a data
phase.
Master Data Parity Error
Interrupt Enable
DMA Interrupt
Enable(DIEN)
, Bit
6
By clearing this bit, a Master Data Parity Error does not
cause assertion of INTA/ (or INTB/), but the status bit
is set in the
DMA Status (DSTAT)
register.
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