參數(shù)資料
型號(hào)： SYM53C896
廠商： LSI CORP
元件分類(lèi)： 總線控制器
英文描述： PCI to Dual Channel Ultra2 SCSI Multifunction Controller(PCI與雙通道Ultra2 SCSI連接多功能控制器)
中文描述： SCSI BUS CONTROLLER, PBGA329
封裝： 31 X 31 MM, 1.27 MM PITCH, PLASTIC, BGA-329
文件頁(yè)數(shù)： 173/360頁(yè)
文件大小： 3297K
代理商： SYM53C896
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SCSI Registers
4-63
bit is cleared, back to back transfers for opcode fetches
and burst transfers for data moves are performed.
FBL3
FIFO Byte Control
This bit is used with FBL[2:0]. See Bits [2:0] description
in this register.
6
ZSD
SCSI Data High Impedance
Setting this bit causes the SYM53C896 SCSI function to
place the SCSI data bus SD[15:0] and the parity lines
SDP[1:0] in a high impedance state. In order to transfer
data on the SCSI bus, clear this bit.
5
SRTM
Shadow Register Test Mode
Setting this bit allows access to the shadow registers
used by Memory-to-Memory Move operations. When this
bit is set, register accesses to the
Temporary (TEMP)
and
Data Structure Address (DSA)
registers are directed to the
shadow copies STEMP (Shadow TEMP) and SDSA
(Shadow DSA). The registers are shadowed to prevent
them from being overwritten during a Memory-to-Memory
Move operation. The
Data Structure Address (DSA)
and
Temporary (TEMP)
registers contain the base address
used for table indirect calculations, and the address
pointer for a call or return instruction, respectively. This bit
is intended for manufacturing diagnostics only and should
not be set during normal operations.
4
MPEE
Master Parity Error Enable
Setting this bit enables parity checking during master
data phases. A parity error during a bus master read is
detected by the SYM53C896 SCSI function. A parity error
during a bus master write is detected by the target, and
the SYM53C896 SCSI function is informed of the error by
the PERR/ pin being asserted by the target. When this bit
is cleared, the SYM53C896 SCSI function does not
interrupt if a master parity error occurs. This bit is cleared
at power-up.
3
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