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參數(shù)資料
| 型號： | STDL80 |
| 英文描述： | STDL80 0.5 Micron STDL80 Standard Cell Library|Data Sheet |
| 中文描述： | STDL80 0.5微米STDL80標準單元庫|數(shù)據(jù)表 |
| 文件頁數(shù)： | 662/662頁 |
| 文件大?。?/td> | 2192K |
| 代理商： | STDL80 |
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IMPLEMENTATION OF IEEE P1149.1/JTAG
JTAG BOUNDARY SCANS
STDL80
7-26
SEC ASIC
IMPLEMENTATION OF IEEE P1149.1/JTAG
The following design procedures should be followed for ASIC implementation of IEEE P1149.1/JTAG using
SEC boundary scan cells:
1.
Allocate four (optionally five) package pins for testing.
2.
Generate a bonding diagram, including provision for the corner pads that cannot be used for
boundary scan I/Os.
3.
Configure the top level device symbol with the same pin-out sequence as the packaged device.
4.
Select appropriate boundary scan macrocells, JTBI1, JTCK, JTIN1 and JTOUT1, for the boundary-
scan I/O pads. JTCK and JTIN1 must be associated with inputs; JTOUT1 with outputs and JTBI1 with
bi-directional inputs and outputs.
5.
ASIC clock inputs generally use JTCK macrocell, but it may be used for other critical inputs where
performance considerations dominate. JTOUT1 macrocells are used for each output pin and JTBI1
macrocells are used by bi-directional pins.
6.
JTAG inputs (TDI, TCK, TMS), output (TDO) and optional TRSTN are connected to TAP controller.
The boundary scan register and the instruction register are connected to TDI and TCK inputs. Inputs,
TDI, TMS and TRSTN should have input pull-up resistors.
7.
To start the boundary scan chain sequence, connect any TDI input to JTBI1, JTCK, JTIN1, or
JTOUT1 macrocells. The chain sequence proceeds to each adjacent macrocell I/O pad until
terminated. TDO output of the final macrocell is connected to DREGDI input of TAP controller.
Similarly, the terminal TDO output of the instruction register is connected to IREGDI of TAP controller.
8.
Instruction register and data register control signals are connected to the instruction register and
boundary scan registers, and INST signal lines from the instruction register are connected to the
instruction decoder which supplies the control signals BPSEL, I_Mode and O_Mode for TAP controller
and the boundary scan register. I_Mode is connected to JTIN1 macrocells and O_Mode is connected
to JTOUT1 macrocells. I_Mode, O_Mode and MODE1 are also connected to the appropriate inputs of
JTBI1 macrocells.
9.
I_MODE output is connected to a IVD8 macrocell and TN inputs of the bi-directional and tri-state
output buffers associated with the respective I/O pads. Other buffers may be required if there are a
large number of bi-directional or tri-state pads.
10. If the design requires internal tri-state enable control signals, an additional JTINT1 macrocell is needed
for each enable. Internal enable macrocells should be connected to TAP controller RSTO signal and
O_MODE control line. JTIN1 macrocell is used for external tri-state enable input signals and should be
connected to TAP controller RSTO signal and I_MODE control line.
11. Generate the test patterns to test JTAG portion of the design.
SYSTEM CLOCK CONSIDERATIONS
Test and system clocks must be synchronized carefully. All phases of the system clock should be gated on
and off at a central point within the system. When TMS input is high, TCK can run continuously and test
modes is disabled.
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