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參數(shù)資料
| 型號： | STDL80 |
| 英文描述： | STDL80 0.5 Micron STDL80 Standard Cell Library|Data Sheet |
| 中文描述： | STDL80 0.5微米STDL80標(biāo)準(zhǔn)單元庫|數(shù)據(jù)表 |
| 文件頁數(shù)： | 10/662頁 |
| 文件大?。?/td> | 2192K |
| 代理商： | STDL80 |
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STDL80
x
SEC ASIC
Fast Multiplier................................................................................................................................6-22
Incrementer...................................................................................................................................6-24
Incrementer/Decrementer .............................................................................................................6-26
Normalizer.....................................................................................................................................6-28
One Detector.................................................................................................................................6-30
Parity.............................................................................................................................................6-32
Priority Encoder.............................................................................................................................6-34
Register File..................................................................................................................................6-36
Saturating Adder ...........................................................................................................................6-45
Zero Detector ................................................................................................................................6-47
Logic Cells
AND-OR........................................................................................................................................6-49
AND-OR-INVERT..........................................................................................................................6-51
Buffer/Inverter................................................................................................................................6-53
Bus Holder ....................................................................................................................................6-55
D Flip-Flop.....................................................................................................................................6-56
Full Adder......................................................................................................................................6-68
Latch .............................................................................................................................................6-70
Multiplexer.....................................................................................................................................6-78
NAND/AND ...................................................................................................................................6-81
NOR/OR........................................................................................................................................6-83
OR-AND........................................................................................................................................6-85
OR-AND-INVERT..........................................................................................................................6-87
Tri-State Buffer/Inverter.................................................................................................................6-89
XNOR/XOR...................................................................................................................................6-91
7
JTAG Boundary Scans
Overview .......................................................................................................................................7-1
Boundary Scan Architecture .........................................................................................................7-2
Boundary Scan Register Macrocells.............................................................................................7-4
JTBI1 ....................................................................................................................................7-5
JTCK.....................................................................................................................................7-10
JTIN1....................................................................................................................................7-12
JTINT1..................................................................................................................................7-15
JTOUT1................................................................................................................................7-19
JTAG Tap Controller Macrofunction..............................................................................................7-22
Instruction Register/Decoder Macrofunction.................................................................................7-25
Implementation of IEEE P1149.1/JTAG........................................................................................7-26
System Clock Considerations .......................................................................................................7-26
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PDF描述 |
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