參數(shù)資料
型號(hào)： S1C88348F
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 8.2 MHz, MICROCONTROLLER, PQFP16
封裝： PLASTIC, QFP8-160
文件頁(yè)數(shù)： 48/344頁(yè)
文件大?。?/td> 2401K
代理商： S1C88348F
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S1C88348/317/316/308 TECHNICAL HARDWARE
EPSON
I-129
5 PERIPHERAL CIRCUITS AND THEIR OPERATION (LCD Controller)
DSPAR: 00FF11HD6
Selects the display area.
When "1" is written: Display area 1
When "0" is written: Display area 0
Reading:
Valid
Selects which display area is secured for two
screens in the display memory, will be displayed
when 1/16 or 1/8 duty is selected.
When "0" is written to DSPAR, display area 0 is
selected and when "1" is written, display area 1 is
selected.
When 1/32 duty is selected, since the display area
is only for one screen, the setting of DSPAR
becomes invalid.
The correspondence between the display memory
bits set according to the display area, and the
common/segment terminals are shown in Figures
5.12.5.1–5.12.5.6.
At initial reset, DSPAR is set to "0" (display area 0).
LCDC0, LCDC1: 00FF11HD4, D5
Controls the LCD display.
Table 5.12.8.2 LCD display control
The contrast can be adjusted in 16 stages as men-
tioned above. This adjustment changes the drive
voltage on terminals VC1–VC5.
At initial reset, this register is set to "0".
Note: If external power supply has been selected
by the mask option, the contrast adjustment
register LC0–LC3 is ineffective.
LCCLK: 00FF10HD4
Controls the CL signal output.
When "1" is written: CL signal output
When "0" is written: HIGH level (DC) output
Reading:
Valid
LCCLK is the output control register for CL signal.
When "1" is set, the CL signal is output from the
output port terminal R25 and when "0" is set, HIGH
(VDD) level is output. At this time, "1" must always
be set for the data register R25D.
At initial reset, LCCLK is set to "0" (HIGH level
output).
LCFRM: 00FF10HD3
Controls the FR signal output.
When "1" is written: FR signal output
When "0" is written: HIGH level (DC) output
Reading:
Valid
LCFRM is the output control register for FR signal.
When "1" is set, the FR signal is output from the
output port terminal R26 and when "0" is set, HIGH
(VDD) level is output. At this time, "1" must always
be set for the data register R26D.
At initial reset, LCFRM is set to "0" (HIGH level
output).
5.12.9 Programming notes
(1) Since the CL and FR signals are generated
asynchronously from the output control
registers LCCLK and LCFRM, when the signals
is turned ON or OFF by setting of the registers
LCCLK and LCFRM, a hazard of a 1/2 cycle or
less is generated.
(2) When the SLP instruction is executed, display
control registers LCDC0 and LCDC1 are
automatically reset to "0" by hardware.
Furthermore, in the SLEEP status, HIGH (VDD)
level is output for the CL and FR signals. (When
registers R25D and R26D are set to "1".)
The four settings mentioned above can be made
without changing the display memory data.
At initial reset and in the SLEEP status, this register
is set to "0" (drive off).
LC0–LC3: 00FF11HD0–D3
Adjusts the LCD contrast.
Table 5.12.8.3 LCD contract adjustment
LCDC1
LCDC0
LCD display
1
0
1
0
1
0
All LCDs lit (Static)
All LCDs out (Dynamic)
Normal display
Drive OFF
LC3
LC0
Contrast
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Dark
↑
↓
Light
LC1
1
0
1
0
1
0
1
0
LC2
1
0
1
0
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PDF描述
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