- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383735 > P9S12XEP100J1CAG (飛思卡爾半導(dǎo)體(中國(guó))有限公司) Microcontrollers PDF資料下載
參數(shù)資料
| 型號(hào)： | P9S12XEP100J1CAG |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁(yè)數(shù)： | 657/1036頁(yè) |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1CAG |
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Chapter 16 Freescale’s Scalable Controller Area Network (S12MSCANV3)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
657
In cases of more than one buffer having the same lowest priority, the message buffer with the lower index
number wins.
Read: Anytime when TXEx flag is set (see
Section 16.3.2.7, “MSCAN Transmitter Flag Register
(CANTFLG)
”) and the corresponding transmit buffer is selected in CANTBSEL (see
Section 16.3.2.11,
“MSCAN Transmit Buffer Selection Register (CANTBSEL)
”).
Write: Anytime when TXEx flag is set (see
Section 16.3.2.7, “MSCAN Transmitter Flag Register
(CANTFLG)
”) and the corresponding transmit buffer is selected in CANTBSEL (see
Section 16.3.2.11,
“MSCAN Transmit Buffer Selection Register (CANTBSEL)
”).
16.3.3.5
Time Stamp Register (TSRH–TSRL)
If the TIME bit is enabled, the MSCAN will write a time stamp to the respective registers in the active
transmit or receive buffer right after the EOF of a valid message on the CAN bus (see
Section 16.3.2.1,
“MSCAN Control Register 0 (CANCTL0)
”). In case of a transmission, the CPU can only read the time
stamp after the respective transmit buffer has been flagged empty.
The timer value, which is used for stamping, is taken from a free running internal CAN bit clock. A timer
overrunisnotindicatedbytheMSCAN.Thetimerisreset(allbitssetto0)duringinitializationmode.The
CPU can only read the time stamp registers.
Module Base + 0xXXXD
7
6
5
4
3
2
1
0
R
PRIO7
PRIO6
PRIO5
PRIO4
PRIO3
PRIO2
PRIO1
PRIO0
W
Reset:
0
0
0
0
0
0
0
0
Figure 16-36. Transmit Buffer Priority Register (TBPR)
Module Base + 0xXXXE
7
6
5
4
3
2
1
0
R
TSR15
TSR14
TSR13
TSR12
TSR11
TSR10
TSR9
TSR8
W
Reset:
x
x
x
x
x
x
x
x
Figure 16-37. Time Stamp Register — High Byte (TSRH)
Module Base + 0xXXXF
7
6
5
4
3
2
1
0
R
TSR7
TSR6
TSR5
TSR4
TSR3
TSR2
TSR1
TSR0
W
Reset:
x
x
x
x
x
x
x
x
Figure 16-38. Time Stamp Register — Low Byte (TSRL)
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