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參數(shù)資料
| 型號(hào)： | NS7520B-1-I55 |
| 廠商： | Digi International |
| 文件頁(yè)數(shù)： | 24/68頁(yè) |
| 文件大小： | 0K |
| 描述： | IC ARM MICROPROCESSOR 177BGA |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | NET+ARM® |
| 應(yīng)用： | 網(wǎng)絡(luò)處理器 |
| 核心處理器： | ARM7 |
| 程序存儲(chǔ)器類(lèi)型： | 外部程序存儲(chǔ)器 |
| RAM 容量： | 外部 |
| 接口： | EBI/EMI，以太網(wǎng)，DMA，SPI，UART |
| 輸入/輸出數(shù)： | 16 |
| 電源電壓： | 1.4 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 177-LFBGA |
| 包裝： | 托盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 177-BGA（13x13） |
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AC e l ectrical s p ecificatio ns
26
NS 75 20 Da ta shee t
03 /2 00 6
Figure 7: System configuration for specified timing
Exceeding the loading shown in Table 7 can result in additional signal delay. The delay can be
approximated by derating the output buffer based on the expected load capacitance per the values
shown in Table 8.
Signal
Estimated load (pF)
Device loads
BCLK
23
Two SDRAMs, 1 clock buffer/clock
input to PLD
A[27:0], CAS[3:0]_
23
Two SDRAM An, 1 buffer/PLD
CS[4:0]_
13
Two SDRAM CSn, 1 buffer PLD
DATA[31:0]
18
One SDRAM DQ, 1 buffer/PLD
BE*_
19
One SDRAM DQ, 1 buffer/PLD
TS_, TA_, TEA_, BR_, BG_, BUSY_, WE_,
OE_
15
1 buffer/PLD
PORTA3, PORTA1, PORTC3, PORTC1
(operating external DMA)
15
1 buffer/PLD
Other PORTA[*] and PORTC[*], TDO
85
Tester load
MDC, MDIO, TXEN, TXER, TXD[3:0]
20
One PHY
Table 7: System loading details
Signal
Derating (ns/pF)
BCLK
0.069
A[27:0], TS_, TA_, TEA_, BR_, BG_, BUSY_, DATA[31:0]
0.150
BE[3:0]
0.300
Table 8: Output buffer derating by load capacitance
SDRAM
NS7520
other
memory
devices
Buffer
相關(guān)PDF資料 |
PDF描述 |
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