MCF5272 ColdFire Integrated Microproce" />
參數(shù)資料
型號(hào)： MCF5272VF66J
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 283/544頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 16KB（4K x 32）
程序存儲(chǔ)器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤(pán)
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Queued Serial Peripheral Interface (QSPI) Module
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
14-15
14.5.7
Command RAM Registers (QCR0–QCR15)
The command RAM is accessed using the upper byte of QDR. The QSPI cannot modify information in
command RAM.
There are 16 bytes in the command RAM. Each byte is divided into two fields. The chip select field enables
external peripherals for transfer. The command field provides transfer operations.
NOTE
The command RAM is accessed only using the most significant byte of
QDR and indirect addressing based on QAR[ADDR].
Figure 14-11 shows the command RAM register.
15
14
13
12
11
8
7
0
Field
CONT
BITSE
DT
DSCK
QSPI_CS
–
Reset
Undefined
R/W
Write Only
Address
QAR[ADDR]
Figure 14-11. Command RAM Registers (QCR0–QCR15)
Table 14-7 gives QCR field descriptions.
Table 14-7. QCR0–QCR15 Field Descriptions
Bits
Name
Description
15
CONT
Continuous.
0 Chip selects return to inactive level defined by QWR[CSIV] when transfer is complete.
1 Chip selects remain asserted between transfers for a transfer of up to 16 words of data.1
1 In order to keep the chip setects asserted for all transfers, the QWR[CSIV] bit must be set to control the level that the chip
selects return to after the first transfer.
14
BITSE
Bits per transfer enable.
0 Eight bits
1 Number of bits set in QMR[BITS]
13
DT
Delay after transfer enable.
0 Default reset value.
1 The QSPI provides a variable delay at the end of serial transfer to facilitate interfacing with
peripherals that have a latency requirement. The delay between transfers is determined by
QDLYR[DTL].
12
DSCK
Chip select to QSPI_CLK delay enable.
0 Chip select valid to QSPI_CLK transition is one-half QSPI_CLK period.
1 QDLYR[QCD] specifies the delay from QSPI_CS valid to QSPI_CLK.
11–8
QSPI_CS
Peripheral chip selects. Used to select an external device for serial data transfer. More than one
chip select may be active at once, and more than one device can be connected to each chip
select. Bits 11–8 map directly to QSPI_CS[3:0], respectively. If it is desired to use those bits as
a chip select value, then an external demultiplexor must be connected to the QSPI_CS[3:0] pins.
7–0
—
Reserved, should be cleared.
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