= 5.0 V ± 10%, AVss = Vss = 0.0 V, TA = 40 °C to + 85 °C)
參數(shù)資料
型號(hào)： MB95F118JWPMC-GE1
廠商： Fujitsu Semiconductor America Inc
文件頁數(shù)： 49/76頁
文件大?。?/td> 0K
描述： IC MCU 60K FLASH 2KB RAM 52LQFP
標(biāo)準(zhǔn)包裝： 1
系列： F²MC MB95110M
核心處理器： F²MC-8FX
芯體尺寸： 8-位
速度： 16MHz
連通性： I²C，LIN，SIO，UART/USART
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 39
程序存儲(chǔ)器容量： 60KB（60K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 52-LQFP
包裝： 托盤
產(chǎn)品目錄頁面： 722 (CN2011-ZH PDF)
其它名稱： 865-1071
MB95110M Series
53
(Vcc
= 5.0 V ± 10%, AVss = Vss = 0.0 V, TA = 40 °C to + 85 °C)
(Continued)
Parameter
Sym-
bol
Pin
name
Condi-
tions
Value*2
Unit
Remarks
Min
Max
SCL clock “L” width
tLOW
SCL0
R
= 1.7 k,
C
= 50 pF*1
(2
+ nm / 2) tMCLK 20
ns
Master mode
SCL clock “H” width
tHIGH
SCL0
(nm
/ 2) tMCLK 20
(nm
/ 2 ) tMCLK + 20
ns
Master mode
Start condition hold
time
tHD;STA
SCL0
SDA0
(
1 + nm / 2) tMCLK 20 (1 + nm) tMCLK + 20
ns
Master mode
Maximum value is
applied when m, n
= 1, 8.
Otherwise, the minimum
value is applied.
Stop condition setup
time
tSU;STO
SCL0
SDA0
(1
+ nm / 2) tMCLK 20 (1 + nm / 2) tMCLK + 20
ns
Master mode
Start condition setup
time
tSU;STA
SCL0
SDA0
(1
+ nm / 2) tMCLK 20 (1 + nm / 2) tMCLK + 20
ns
Master mode
Bus free time between
stop condition and
start condition
tBUF
SCL0
SDA0
(2 nm
+ 4) tMCLK 20
ns
Data hold time
tHD;DAT
SCL0
SDA0
3 tMCLK
20
ns
Master mode
Data setup time
tSU;DAT
SCL0
SDA0
(
2 + nm / 2) tMCLK 20 (1 + nm / 2) tMCLK + 20 ns
Master mode
When assuming that “L”
of SCL is not extended,
the minimum value is
applied to first bit of
continuous data.
Otherwise, the maximum
value is applied.
Setup time between
clearing interrupt and
SCL rising
tSU;INT SCL0
(nm
/ 2) tMCLK 20
(1 + nm
/ 2) tMCLK + 20
ns
Minimum value is
applied to interrupt at 9th
SCL
↓.
Maximum value is
applied to interrupt at 8th
SCL
↓.
SCL clock “L” width
tLOW
SCL0
4 tMCLK
20
ns
At reception
SCL clock “H” width
tHIGH
SCL0
4 tMCLK
20
ns
At reception
Start condition
detection
tHD;STA
SCL0
SDA0
2 tMCLK
20
ns
Undetected when 1 tMCLK
is used at reception
Stop condition
detection
tSU;STO
SCL0
SDA0
2 tMCLK
20
ns
Undetected when 1 tMCLK
is used at reception
Restart condition
detection condition
tSU;STA
SCL0
SDA0
2 tMCLK
20
ns
Undetected when 1 tMCLK
is used at reception
Bus free time
tBUF
SCL0
SDA0
2 tMCLK
20
ns
At reception
Data hold time
tHD;DAT
SCL0
SDA0
2 tMCLK
20
ns
At slave transmission
mode
Data setup time
tSU;DAT
SCL0
SDA0
tLOW
3 tMCLK 20
ns
At slave transmission
mode
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PDF描述
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