參數(shù)資料
型號(hào)： LH79520N0Q000B1
廠商： NXP Semiconductors N.V.
元件分類： 數(shù)學(xué)處理器
英文描述： System-on-Chip
封裝： LH79520N0Q000B1<SOT1017-1 (LQFP176)|<<http://www.nxp.com/packages/SOT1017-1.html<1<Always Pb-free,;
文件頁(yè)數(shù)： 38/59頁(yè)
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代理商： LH79520N0Q000B1
LH79520
System-on-Chip
38
Rev. 01
—
16 July 2007
Preliminary data sheet
NXP Semiconductors
External DMA Handshake Signal Timing
DREQ TIMING
As Figure 18 shows, once asserted, DREQ0 or
DREQ1 must not transition from LOW to HIGH again
until after nDACK0 or DACK1 has been asserted.
DACK/DEOT TIMING
These timing diagrams indicate when nDACK0,
DACK1, DEOT0 and DEOT1 occur in relation to an
external bus access to/from the external peripheral that
requested the DMA transfer.
Figure 19 shows the timing with relation to a single
read or the last word of a burst read from the requesting
peripheral. Figure 20 shows the timing with relation to
a single write or the last word of a burst write to the
requesting peripheral.
The timing of DACK/DEOT may become unpredict-
able when a Write to SDRAM occurs just prior to a sin-
gle word Write to the requesting peripheral. If the write
buffer is enabled for the SDRAM Controller, this can
cause the DACK/DEOT to occur an indeterminate
number of cycles prior to the actual Write to the
requesting peripheral.
Figure 18. DREQ Timing Restrictions
DREQ
MUST NOT
CHANGE STATE
DREQ MAY
TRANSITON
tDREQ0L,
tDREQ1L
DREQ0,
DREQ1
n
DACK0
DACK1
NOTE:
tDREQ0L = DREQ0 LOW Pulse Width = 2 HCLK MIN.
tDREQ1L = DREQ1 LOW Pulse Width = 2 HCLK MIN.
79520-158
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PDF描述
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參數(shù)描述
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