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參數(shù)資料
| 型號： | ISPMACH4ACPLDFAMILY |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | High Performance E 2 CMOS In-System Programmable Logic |
| 中文描述： | 高的E 2的CMOS在系統(tǒng)可編程邏輯 |
| 文件頁數(shù)： | 11/62頁 |
| 文件大?。?/td> | 1180K |
| 代理商： | ISPMACH4ACPLDFAMILY |
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ispMACH 4A Family
11
The flip-flop can be configured as a D-type or T-type latch. J-K or S-R registers can be
synthesized. The primary flip-flop configurations are shown in Figure 6, although others are
possible. Flip-flop functionality is defined in Table 8. Note that a J-K latch is inadvisable as it will
cause oscillation if both J and K inputs are HIGH.
D
Q
AP AR
D
Q
AP AR
L
Q
AP AR
L
Q
AP AR
G
G
T
Q
AP AR
17466G-011
Figure 6. Primary Macrocell Configurations
g. Combinatorial with programmable polarity
a. D-type with XOR
b. D-type with programmable D polarity
c. Latch with XOR
d. Latch with programmable D polarity
e. T-type with programmable T polarity
f. Combinatorial with XOR
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PDF描述 |
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