參數(shù)資料
型號(hào)： GMS30C7201
英文描述： 32-Bit RISC Microprocessor(32位 RISC 微處理器)
中文描述： 32位RISC微處理器（32位的RISC微處理器）
文件頁(yè)數(shù)： 262/354頁(yè)
文件大?。?/td> 1639K
代理商： GMS30C7201
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Slow AMBA Peripherals
13-32
GMS30C7201 Data Sheet
13.5.2 Signal description
The PIO module is connected to the APB bus.
Table 13-24: Signal descriptions
on
page 13-32 describes the APB signals used and produced.
Table 13-25: Specific
block signal descriptions
on page 13-32 shows the non-AMBA signals from the
block.
Name
Type
Source/
Destination
Description
BnRES
In
Reset Controller
This signal indicates a power-on reset status of the bus (active
LOW).
PA[6:2]
In
APB Bridge
This is part of the peripheral address bus, which is used by the
peripheral for decoding its own register accesses.
The addresses become valid before
PSTB
goes HIGH and remain
valid after
PSTB
goes LOW.
PD[7:0]
InOut
APB Peripherals,
BD bus
This is part of the bidirectional peripheral data bus. The data bus is
driven by this block during read cycles (when
PWRITE
is LOW).
PSTB
In
APB Bridge
This strobe signal is used to time all accesses on the peripheral
bus. The falling edge of
PSTB
is coincident with the falling edge of
BCLK
(ASB system clock).
PWRITE
In
APB Bridge
When HIGH, this signal indicates a write to a peripheral and when
LOW, a read from a peripheral.
This signal has the same timing as the peripheral address bus. It
becomes valid before
PSTB
goes HIGH and remains valid after
PSTB
goes LOW.
PSEL
In
APB Bridge
When HIGH, this signal indicates the PIO module has been
selected by the APB bridge. This selection is a decode of the
system address bus (ASB). For more details, see
AMBA Peripheral
Bus Controlle
r (ARM DDI 0044).
Table 13-24: Signal descriptions
Name
Type
Source/
Destination
Description
PA[7:0]
Out
PADS
Port A output driver. Values written on PADR register are put onto these lines
and driven out to the port A pins if the corresponding data direction bits are set
HIGH (PADDR register).
EPA[7:0]
In
PADS
Port A input driver. It reflects the external state of the port. This information is
obtained when reading the PADR register.
PAOE[7:0]
Out
PADS
Port A output enable (active LOW). Values written on PADDR register are put
onto these lines.
PB[7:0]
Out
PADS
Port B output driver. Values written on PBDR register are put onto these lines
and driven out to the port B pins if the corresponding data direction bits are set
LOW (PBDDR register).
Table 13-25: Specific block signal descriptions
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