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參數資料
| 型號： | EP20K60ERC208 |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, PQFP208 |
| 封裝： | 30.40 X 30.40 MM, 0.50 MM PITCH, RQFP-208 |
| 文件頁數： | 88/114頁 |
| 文件大?。?/td> | 4116K |
| 代理商： | EP20K60ERC208 |
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IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-61
Table 2-82 AGLN020 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
Min.1
Max.2
tRCKL
Input LOW Delay for Global Clock
1.15
1.49
ns
tRCKH
Input HIGH Delay for Global Clock
1.16
1.59
ns
tRCKMPWH
Minimum Pulse Width HIGH for Global Clock
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
ns
tRCKSW
Maximum Skew for Global Clock
0.42
ns
FRMAX
Maximum Frequency for Global Clock
MHz
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
element, located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
located in a fully loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
Table 2-83 AGLN060 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
Min.1
Max.2
tRCKL
Input LOW Delay for Global Clock
1.32
1.67
ns
tRCKH
Input HIGH Delay for Global Clock
1.34
1.76
ns
tRCKMPWH
Minimum Pulse Width HIGH for Global Clock
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
ns
tRCKSW
Maximum Skew for Global Clock
0.42
ns
FRMAX
Maximum Frequency for Global Clock
MHz
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
element, located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
located in a fully loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K60ERC240 | LOADABLE PLD, PQFP240 |
| EP20K60ETC144 | LOADABLE PLD, PQFP144 |
| EP2645ETTS-33.178MTR | CRYSTAL OSCILLATOR, CLOCK, 33.178 MHz, HCMOS OUTPUT |
| EP2600ETPD-FREQ1TR | CRYSTAL OSCILLATOR, CLOCK, 1 MHz - 50 MHz, HCMOS OUTPUT |
| EP2600ETPD-FREQ1 | CRYSTAL OSCILLATOR, CLOCK, 1 MHz - 50 MHz, HCMOS OUTPUT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP20K60ERC208-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERC208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERC240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERC240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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