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參數(shù)資料
| 型號： | DS34T104GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 36/366頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復用） |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-TEBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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Register Name
Description
Functions
Page
Rx HDLC Packet Bytes Available Register
Rx real-time byte in FIFO status
Rx HDLC FIFO Register
Rx FIFO read register
Rx Real-Time Status Register 5
Rx FIFO fill and packet status
Rx Latched Status Register 5
Rx FIFO and packet latched status
Rx Interrupt Mask 5
Rx interrupt mask bits
Transmit HDLC Control 1
Tx HDLC configuration bits
Transmit HDLC Bit Suppress
Tx bit suppress within the channel
Transmit HDLC Control 2
Tx HDLC mapping to DS0, etc.
Transmit HDLC FIFO Control
Tx FIFO low water mark
Transmit HDLC Status
Tx FIFO fill and packet status
Transmit HDLC Latched Status
Tx FIFO and packet latched status
Transmit Interrupt Mask Register 2
Tx interrupt mask bits
Transmit HDLC FIFO Buffer Available
Tx real-time buffer available status
Transmit HDLC FIFO
Tx FIFO write register
10.12.1 Receive HDLC Controller
The receive HDLC controller is always enabled. A low-to-high transition on RHC.RHR resets the receive HDLC
controller and flushes the receive HDLC FIFO. In T1 ESF mode, the receive HDLC controller can be connected to
the FDL (RHC.RHMS=1) or to any DS0 channel (RHMS=0). In E1 mode, it can be connected to an Sa bit channel
(RHMS=1) or to any DS0 channel (RHMS=0). The RHC.RHCS field specifies the DS0 channel when RHMS=0.
When RHC.RCRCD=1, the received CRC-16 (the frame check sequence or FCS) is written to the FIFO after the
last byte of the packet. When RCRCD=0, the CRC-16 is not written to the FIFO. When the receive HDLC controller
is connected to a DS0 channel, it can be configured to look at or ignore individual bit positions of the DS0 channel
by setting the bit fields of the RHBSE register appropriately.
The CPU can read the receive HDLC FIFO one byte at a time by reading the RHF register. When the receive
FIFO’s fill status transitions from empty to not-empty, RLS5.RNES is set to one to inform the CPU that something is
available to be read from the receive FIFO. The lower seven bits of the RHPBA register (RPBA[6:0]) are a real-time
field that indicates the number of bytes available to be read from the receive FIFO. The MSb of RHPBA (the
message status bit, MS) indicates whether the bytes indicated by the RPBA field are the end of a message or not.
The CPU must take into account the value of the RHPBA.RPBA field when reading the FIFO to prevent FIFO
underrun. There is no underrun indication available from the Rx HDLC controller.
If software reads the FIFO more slowly than the Rx HDLC controller writes it, the fill level of the FIFO rises. When
the HDLC fills above the receive high watermark set in RHFC.RFHWM, the RLS5.RHWMS latched status bit is set.
If the FIFO overruns, the current packet being processed is dropped, the FIFO is emptied, and the latched status
bit RLS5.ROVR is set to indicate the overrun.
The real-time status bits in RRTS5 and the latched status bits in RLS5 plus the message status bit (MS) in RHPBA
provide message delineation information to the system. In RRTS5 the packet status field PS[2:0] indicates the real-
time status of the packet currently being received: in-progress, OK (i.e. ended without error), CRC error, aborted,
terminated because of overrun. In RLS5, the RHOBT latched status bit indicates when the next byte available in
the FIFO is the first byte of a message, while the RPS and RPE bits indicate that the Rx HDLC controller has
detected the start of packet or the end of a packet, respectively.
The latched status bits in RLS5 cause interrupt requests if enabled by the associated interrupt enable bits in RIM5.
10.12.1.1 Receive HDLC Controller Example
The receive HDLC controller status and control fields provide flexibility to support various software implementations
for receive HDLC servicing. Polling, interrupt-driven or combination approaches are all feasible. A flowchart of an
example receive HDLC servicing routine is shown in Figure 10-66 below.
相關PDF資料 |
PDF描述 |
|---|---|
| DS34T101GN+ | IC TDM OVER PACKET 484TEBGA |
| MIC2211-GOYML TR | IC REG LDO 1.8V/2.9V 10-MLF |
| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
| MIC2211-SGYML TR | IC REG LDO 3.3V/1.8V 10-MLF |
| MIC2211-GPYML TR | IC REG LDO 1.8V/3V 10-MLF |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DS34T104GN+ | 功能描述:通信集成電路 - 若干 Quad TDM Over Packet Chip RoHS:否 制造商:Maxim Integrated 類型:Transport Devices 封裝 / 箱體:TECSBGA-256 數(shù)據(jù)速率:100 Mbps 電源電壓-最大:1.89 V, 3.465 V 電源電壓-最小:1.71 V, 3.135 V 電源電流:50 mA, 225 mA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Tube |
| DS34T108 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T108DK-L1 | 功能描述:以太網開發(fā)工具 RoHS:否 制造商:Micrel 產品:Evaluation Boards 類型:Ethernet Transceivers 工具用于評估:KSZ8873RLL 接口類型:RMII 工作電源電壓: |
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