參數(shù)資料
型號： ADSP-3PARCBF548M01
廠商： Analog Devices Inc
文件頁數(shù)： 82/100頁
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描述： MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊： Arcturus uCBF54x-EMM
特色產(chǎn)品： uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝： 5
系列： Blackfin®
模塊/板類型： 處理器模塊
適用于相關(guān)產(chǎn)品： ADSP-BF548
相關(guān)產(chǎn)品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
ATAPI Ultra DMA Data-Out Transfer Timing
Table 61 and Figure 56 through Figure 59 describes the ATAPI
ultra DMA data-out transfer timing.
Table 61. ATAPI Ultra DMA Data-Out Transfer Timing
ATAPI Parameter
ATAPI_ULTRA_TIM_x Timing
Register Setting1
Timing Equation
tCYC
2
Cycle time
TDVS, TCYC_TDVS
(TDVS + TCYC_TDVS)
× t
SCLK
t2CYC
Two cycle time
TDVS, TCYC_TDVS
2
× (TDVS + TCYC_TDVS) × t
SCLK
tDVS
Data valid setup time at sender
TDVS
× t
SCLK – (tSK1 + tSK2)
tDVH
Data valid hold time at sender
TCYC_TDVS
× t
SCLK – (tSK1 + tSK2)
tCVS
CRC word valid setup time at host
TDVS
× t
SCLK – (tSK1 + tSK2)
tCVH
CRC word valid hold time at host
TACK
× t
SCLK – (tSK1 + tSK2)
tDZFS
Time from data output released-to-driving to first
strobe timing
TDVS
× t
SCLK – (tSK1 + tSK2)
tLI
Limited interlock time
N/A
2
× t
BD + 2 × tSCLK + tOD
tMLI
Interlock time with minimum
TMLI
× t
SCLK – (tSK1 + tSK2)
tENV
3
ATAPI_DMACK to ATAPI_DIOR/DIOW
TENV
(TENV
× t
SCLK) +/– (tSK1 + tSK2)
tRFS
Ready to final strobe time
N/A
2
× t
BD + 2 × tSCLK + tOD
tACK
Setup and Hold time for ATAPI_DMACK
TACK
× t
SCLK – (tSK1 + tSK2)
tSS
Time from STROBE edge to assertion of ATAPI_DIOW TSS
TSS
× t
SCLK – (tSK1 + tSK2)
1 ATAPI Timing Register Setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for ATA device mode of operation.
2 ATA/ATAPI-6 compliant functionality with limited speed.
3 This timing equation can be used to calculate both the minimum and maximum t
ENV.
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PDF描述
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