參數(shù)資料
型號： ADSP-3PARCBF548M01
廠商： Analog Devices Inc
文件頁數(shù)： 71/100頁
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描述： MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊： Arcturus uCBF54x-EMM
特色產(chǎn)品： uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝： 5
系列： Blackfin®
模塊/板類型： 處理器模塊
適用于相關(guān)產(chǎn)品： ADSP-BF548
相關(guān)產(chǎn)品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
HOSTDP A/C Timing-Host Read Cycle
Table 54 and Figure 45 describe the HOSTDP A/C host read
cycle timing requirements.
Table 54. Host Read Cycle Timing Requirements
Parameter
Min
Max
Units
Timing Requirements
tSADRDL
HOST_ADDR and HOST_CE Setup Before HOST_RD Falling Edge
4
ns
tHADRDH
HOST_ADDR and HOST_CE Hold After HOST_RD Rising Edge
2.5
ns
tRDWL
HOST_RD Pulse Width Low (ACK Mode)
tDRDYRDL + tRDYPRD + tDRDHRDY
ns
tRDWL
HOST_RD Pulse Width Low (INT Mode)
1.5
× t
SCLK + 8.7
ns
tRDWH
HOST_RD Pulse Width High or Time Between HOST_RD Rising Edge and
HOST_WR Falling Edge
2
× t
SCLK
ns
tDRDHRDY HOST_RD Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
Switching Characteristics
tSDATRDY
HOST_D15–0 Valid Prior HOST_ACK Rising Edge (ACK Mode)
tSCLK – 4.0
ns
tDRDYRDL
HOST_ACK Falling Edge After HOST_CE (ACK Mode)
11.25
ns
tRDYPRD
HOST_ACK Low Pulse-Width for Read Access (ACK Mode)
NM
1
ns
tDDARWH
HOST_D15–0 Disable After HOST_RD
8.0
ns
tACC
HOST_D15–0 Valid After HOST_RD Falling Edge (INT Mode)
1.5
× t
SCLK
ns
tHDARWH
HOST_D15–0 Hold After HOST_RD Rising Edge
1.0
ns
1 NM (Not Measured) — This parameter is based on t
SCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host
DMA FIFO status. This is system design dependent.
In Figure 45, HOST_DATA is HOST_D0–D15.
Figure 45. HOSTDP A/C—Host Read Cycle
HOST_RD
HOST_ACK
HOST_DATA
tSADRDL
tHADRDH
tDRDHRDY
tHDARWH
tRDYPRD
tDRDYRDL
tSDATRDY
HOST_ADDR
HOST_CE
tRDWL
tRDWH
tACC
tDDARWH
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PDF描述
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